JPH0521716A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0521716A JPH0521716A JP19864691A JP19864691A JPH0521716A JP H0521716 A JPH0521716 A JP H0521716A JP 19864691 A JP19864691 A JP 19864691A JP 19864691 A JP19864691 A JP 19864691A JP H0521716 A JPH0521716 A JP H0521716A
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- JP
- Japan
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- circuit
- wiring
- partial
- pad
- semiconductor integrated
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 配線形成後に複数個の部分回路を選択的に接
続することができる半導体集積回路装置を提供する。 【構成】 パッドＰ1 に電源リードピンＶ1 を電気的に
接続すると、配線Ｌ5 に電源電位が印加され、スイッチ
回路Ｓ1がオン状態になり、スイッチ回路Ｓ2 がオフ状
態になるため、内部回路１と内部回路２との間に部分回
路Ａを選択的に接続することができる。また、パッドＰ
2 に接地リードピンＧ1 を電気的に接続すると、配線Ｌ
5 に接地電位が印加され、スイッチ回路Ｓ1 がオフ状態
になり、スイッチ回路Ｓ2 がオン状態になるため、内部
回路１と内部回路２との間に部分回路Ｂを選択的に接続
することができる。 【効果】 配線形成工程においてフォトマスクを使い分
ける必要がない。また、異なる種類の部分回路を採用し
た半導体チップを同一半導体基板上に容易に形成するこ
とができる。
続することができる半導体集積回路装置を提供する。 【構成】 パッドＰ1 に電源リードピンＶ1 を電気的に
接続すると、配線Ｌ5 に電源電位が印加され、スイッチ
回路Ｓ1がオン状態になり、スイッチ回路Ｓ2 がオフ状
態になるため、内部回路１と内部回路２との間に部分回
路Ａを選択的に接続することができる。また、パッドＰ
2 に接地リードピンＧ1 を電気的に接続すると、配線Ｌ
5 に接地電位が印加され、スイッチ回路Ｓ1 がオフ状態
になり、スイッチ回路Ｓ2 がオン状態になるため、内部
回路１と内部回路２との間に部分回路Ｂを選択的に接続
することができる。 【効果】 配線形成工程においてフォトマスクを使い分
ける必要がない。また、異なる種類の部分回路を採用し
た半導体チップを同一半導体基板上に容易に形成するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップに複数個の
部分回路を備え、動作特性に応じて前記複数個の部分回
路を選択的に接続して使用する半導体集積回路装置に関
する。
部分回路を備え、動作特性に応じて前記複数個の部分回
路を選択的に接続して使用する半導体集積回路装置に関
する。
【０００２】
【従来の技術】図３は従来のこの種の半導体集積回路装
置を示すブロック図である。回路形式が相互に異なる部
分回路Ａ，Ｂは、半導体チップに形成された内部回路１
と内部回路２との間に設けられていて、実際に回路全体
を動作させる場合は、部分回路Ａ，Ｂのいずれか一方が
内部回路１と内部回路２との間に選択的に接続される。
置を示すブロック図である。回路形式が相互に異なる部
分回路Ａ，Ｂは、半導体チップに形成された内部回路１
と内部回路２との間に設けられていて、実際に回路全体
を動作させる場合は、部分回路Ａ，Ｂのいずれか一方が
内部回路１と内部回路２との間に選択的に接続される。
【０００３】内部回路１の配線（出力ライン）Ｌ1 は部
分回路Ａ，Ｂのゲートに接続されている。部分回路Ａの
配線（出力ライン）Ｌ2 及び部分回路Ｂの配線（出力ラ
イン）Ｌ3 は、所定の配線により内部回路２の配線（入
力ライン）Ｌ4 に接続可能になっている。即ち、回路動
作上、部分回路Ａを採用する場合は半導体チップの製造
工程の配線形成工程においてマスクパターン上で配線Ｌ
2 と配線Ｌ4 とを配線Ｌ5 で接続し、部分回路Ｂを採用
する場合にはマスクパターン上で配線Ｌ3 と配線Ｌ4 と
を配線Ｌ6 で接続する。この場合、配線形成工程で使用
するマスク（フォトマスク）としては、部分回路Ａを採
用するためのものと、部分回路Ｂを採用するためのもの
とが必要になる。
分回路Ａ，Ｂのゲートに接続されている。部分回路Ａの
配線（出力ライン）Ｌ2 及び部分回路Ｂの配線（出力ラ
イン）Ｌ3 は、所定の配線により内部回路２の配線（入
力ライン）Ｌ4 に接続可能になっている。即ち、回路動
作上、部分回路Ａを採用する場合は半導体チップの製造
工程の配線形成工程においてマスクパターン上で配線Ｌ
2 と配線Ｌ4 とを配線Ｌ5 で接続し、部分回路Ｂを採用
する場合にはマスクパターン上で配線Ｌ3 と配線Ｌ4 と
を配線Ｌ6 で接続する。この場合、配線形成工程で使用
するマスク（フォトマスク）としては、部分回路Ａを採
用するためのものと、部分回路Ｂを採用するためのもの
とが必要になる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路装置においては、部分回路Ａを
採用した半導体チップ及び部分回路Ｂを採用した半導体
チップの２種類の半導体チップを製造する必要がある。
このため、配線形成工程において、半導体基板（ウェー
ハ）毎に部分回路Ａ及び部分回路Ｂに対応した２種類の
フォトマスクを使い分ける必要があり、製造工数が多く
なってしまう。また、部分回路Ａを採用した半導体チッ
プ及び部分回路Ｂを採用した半導体チップを同一ウェー
ハ上に形成することは困難であり、別個のウェーハ上に
形成した場合、ウェーハ毎に結晶構造及び製造条件のバ
ラツキがあると、部分回路Ａの回路特性と部分回路Ｂの
回路特性とを比較することができない。なお、同一ウェ
ーハ上に２種類の半導体チップを形成すると、ウェーハ
を半導体チップに分割した後に２種類の半導体チップを
選別することが極めて困難である。
た従来の半導体集積回路装置においては、部分回路Ａを
採用した半導体チップ及び部分回路Ｂを採用した半導体
チップの２種類の半導体チップを製造する必要がある。
このため、配線形成工程において、半導体基板（ウェー
ハ）毎に部分回路Ａ及び部分回路Ｂに対応した２種類の
フォトマスクを使い分ける必要があり、製造工数が多く
なってしまう。また、部分回路Ａを採用した半導体チッ
プ及び部分回路Ｂを採用した半導体チップを同一ウェー
ハ上に形成することは困難であり、別個のウェーハ上に
形成した場合、ウェーハ毎に結晶構造及び製造条件のバ
ラツキがあると、部分回路Ａの回路特性と部分回路Ｂの
回路特性とを比較することができない。なお、同一ウェ
ーハ上に２種類の半導体チップを形成すると、ウェーハ
を半導体チップに分割した後に２種類の半導体チップを
選別することが極めて困難である。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、配線形成後に複数個の部分回路を選択的に
接続することができる半導体集積回路装置を提供するこ
とを目的とする。
のであって、配線形成後に複数個の部分回路を選択的に
接続することができる半導体集積回路装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、半導体チップに形成された複数個の部分回
路を選択的に接続する半導体集積回路装置において、外
部から電位が与えられるパッドと、このパッドの電位に
基づいて制御されて前記複数個の部分回路の接続状態を
切り換えるスイッチ回路とを有することを特徴とする。
回路装置は、半導体チップに形成された複数個の部分回
路を選択的に接続する半導体集積回路装置において、外
部から電位が与えられるパッドと、このパッドの電位に
基づいて制御されて前記複数個の部分回路の接続状態を
切り換えるスイッチ回路とを有することを特徴とする。
【０００７】
【作用】本発明においては、パッドに電位を与えると、
スイッチ回路は前記パッドの電位に基づいて複数個の部
分回路の接続状態を切り換える。これにより、前記複数
個の部分回路をその動作特性に応じて選択的に接続する
ことができる。この場合に、前記パッドには外部から電
位が与えられるので、配線形成後に前記複数個の部分回
路を選択することができる。このため、従来とは異なっ
て配線形成工程において採用する部分回路に対応してフ
ォトマスクを使い分ける必要はなく、半導体集積回路装
置の製造工数を削減することができる。また、異なる種
類の部分回路を採用した半導体チップを同一半導体基板
上に容易に形成することができるので、異なる種類の部
分回路を採用した半導体チップの特性にバラツキが生じ
ることを防止できる。なお、この場合、パッドの電位に
基づいて部分回路を選択するため、半導体基板を半導体
チップに分割した後に半導体チップを選別する必要はな
い。
スイッチ回路は前記パッドの電位に基づいて複数個の部
分回路の接続状態を切り換える。これにより、前記複数
個の部分回路をその動作特性に応じて選択的に接続する
ことができる。この場合に、前記パッドには外部から電
位が与えられるので、配線形成後に前記複数個の部分回
路を選択することができる。このため、従来とは異なっ
て配線形成工程において採用する部分回路に対応してフ
ォトマスクを使い分ける必要はなく、半導体集積回路装
置の製造工数を削減することができる。また、異なる種
類の部分回路を採用した半導体チップを同一半導体基板
上に容易に形成することができるので、異なる種類の部
分回路を採用した半導体チップの特性にバラツキが生じ
ることを防止できる。なお、この場合、パッドの電位に
基づいて部分回路を選択するため、半導体基板を半導体
チップに分割した後に半導体チップを選別する必要はな
い。
【０００８】また、本発明においては、前記パッドを複
数個設けることができる。この場合、デコード回路を設
け、このデコード回路が前記複数個のパッドの電位をデ
コードし、このデコード出力に基づいて前記スイッチ回
路を制御する。これにより、選択すべき部分回路の数を
増やすことができる。
数個設けることができる。この場合、デコード回路を設
け、このデコード回路が前記複数個のパッドの電位をデ
コードし、このデコード出力に基づいて前記スイッチ回
路を制御する。これにより、選択すべき部分回路の数を
増やすことができる。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。図１は本発明の第１の実施例に係る
半導体集積回路装置を示すブロック図である。なお、本
実施例は同一半導体基板において２種類の部分回路を選
択可能にしたものである。
参照して説明する。図１は本発明の第１の実施例に係る
半導体集積回路装置を示すブロック図である。なお、本
実施例は同一半導体基板において２種類の部分回路を選
択可能にしたものである。
【００１０】回路形式が相互に異なる部分回路Ａ，Ｂ
は、半導体チップに形成された内部回路１と内部回路２
との間に設けられていて、実際に回路全体を動作させる
場合は、部分回路Ａ，Ｂのいずれか一方が内部回路１と
内部回路２との間に選択的に接続される。内部回路１の
配線（出力ライン）Ｌ1 は部分回路Ａ，Ｂのゲートに接
続されている。部分回路Ａの配線（出力ライン）Ｌ2 及
び部分回路Ｂの配線（出力ライン）Ｌ3 は、夫々スイッ
チ回路Ｓ1 ，Ｓ2 を介して内部回路２の配線（入力ライ
ン）Ｌ4 に接続されている。スイッチ回路Ｓ1 は相互に
並列接続されたＰチャネルＭＯＳトランジスタ３及びＮ
チャネルＭＯＳトランジスタ４で構成され、スイッチ回
路Ｓ2 は相互に並列接続されたＰチャネルＭＯＳトラン
ジスタ５及びＮチャネルＭＯＳトランジスタ６で構成さ
れている。
は、半導体チップに形成された内部回路１と内部回路２
との間に設けられていて、実際に回路全体を動作させる
場合は、部分回路Ａ，Ｂのいずれか一方が内部回路１と
内部回路２との間に選択的に接続される。内部回路１の
配線（出力ライン）Ｌ1 は部分回路Ａ，Ｂのゲートに接
続されている。部分回路Ａの配線（出力ライン）Ｌ2 及
び部分回路Ｂの配線（出力ライン）Ｌ3 は、夫々スイッ
チ回路Ｓ1 ，Ｓ2 を介して内部回路２の配線（入力ライ
ン）Ｌ4 に接続されている。スイッチ回路Ｓ1 は相互に
並列接続されたＰチャネルＭＯＳトランジスタ３及びＮ
チャネルＭＯＳトランジスタ４で構成され、スイッチ回
路Ｓ2 は相互に並列接続されたＰチャネルＭＯＳトラン
ジスタ５及びＮチャネルＭＯＳトランジスタ６で構成さ
れている。
【００１１】パッドＰ1 ，Ｐ2 は半導体チップに設けら
れており、配線Ｌ5 により相互接続されている。この配
線Ｌ5 はトランジスタ４，５のゲートに接続されている
と共に、インバータ回路７及び配線Ｌ6 を介してトラン
ジスタ３，６のゲートに接続されている。パッドＰ1 ，
Ｐ2 には、夫々外部端子として電源ピンリードＶ1 及び
接地ピンリードＧ1 がボンディング線により接続可能に
なっている。なお、電源ピンリードＶ1 及び接地ピンリ
ードＧ1 は夫々ボンディング線８，１０により半導体チ
ップの電源パッド９及び接地パッド１１に接続されてい
る。
れており、配線Ｌ5 により相互接続されている。この配
線Ｌ5 はトランジスタ４，５のゲートに接続されている
と共に、インバータ回路７及び配線Ｌ6 を介してトラン
ジスタ３，６のゲートに接続されている。パッドＰ1 ，
Ｐ2 には、夫々外部端子として電源ピンリードＶ1 及び
接地ピンリードＧ1 がボンディング線により接続可能に
なっている。なお、電源ピンリードＶ1 及び接地ピンリ
ードＧ1 は夫々ボンディング線８，１０により半導体チ
ップの電源パッド９及び接地パッド１１に接続されてい
る。
【００１２】このように構成される半導体集積回路装置
においては、配線Ｌ5 に電源電位が印加されると、イン
バータ回路７の出力ラインである配線Ｌ6 が接地電位に
なるため、ＰチャネルＭＯＳトランジスタ３及びＮチャ
ネルＭＯＳトランジスタ４が導通状態になり、Ｐチャネ
ルＭＯＳトランジスタ５及びＮチャネルＭＯＳトランジ
スタ６が非導通状態になる。このため、配線Ｌ2 と配線
Ｌ4 とが相互に接続され、配線Ｌ3 と配線Ｌ4 とが相互
に非接続となる。逆に、配線Ｌ5 に接地電位が印加され
ると、配線Ｌ3 と配線Ｌ4 とが相互に接続される。
においては、配線Ｌ5 に電源電位が印加されると、イン
バータ回路７の出力ラインである配線Ｌ6 が接地電位に
なるため、ＰチャネルＭＯＳトランジスタ３及びＮチャ
ネルＭＯＳトランジスタ４が導通状態になり、Ｐチャネ
ルＭＯＳトランジスタ５及びＮチャネルＭＯＳトランジ
スタ６が非導通状態になる。このため、配線Ｌ2 と配線
Ｌ4 とが相互に接続され、配線Ｌ3 と配線Ｌ4 とが相互
に非接続となる。逆に、配線Ｌ5 に接地電位が印加され
ると、配線Ｌ3 と配線Ｌ4 とが相互に接続される。
【００１３】従って、本実施例においては、配線Ｌ1 乃
至Ｌ6を形成した後に、例えばパッドＰ1 に電源リード
ピンＶ1 を電気的に接続すると、配線Ｌ5 に電源電位が
印加され、スイッチ回路Ｓ1 がオン状態になり、スイッ
チ回路Ｓ2 がオフ状態になるため、内部回路１と内部回
路２との間に部分回路Ａを選択的に接続することができ
る。また、パッドＰ2 に接地リードピンＧ1 を電気的に
接続すると、配線Ｌ5に接地電位が印加され、スイッチ
回路Ｓ1 がオフ状態になり、スイッチ回路Ｓ2がオン状
態になるため、内部回路１と内部回路２との間に部分回
路Ｂを選択的に接続することができる。このようにし
て、配線形成後に２種類の部分回路Ａ，Ｂを選択的に接
続することができる。
至Ｌ6を形成した後に、例えばパッドＰ1 に電源リード
ピンＶ1 を電気的に接続すると、配線Ｌ5 に電源電位が
印加され、スイッチ回路Ｓ1 がオン状態になり、スイッ
チ回路Ｓ2 がオフ状態になるため、内部回路１と内部回
路２との間に部分回路Ａを選択的に接続することができ
る。また、パッドＰ2 に接地リードピンＧ1 を電気的に
接続すると、配線Ｌ5に接地電位が印加され、スイッチ
回路Ｓ1 がオフ状態になり、スイッチ回路Ｓ2がオン状
態になるため、内部回路１と内部回路２との間に部分回
路Ｂを選択的に接続することができる。このようにし
て、配線形成後に２種類の部分回路Ａ，Ｂを選択的に接
続することができる。
【００１４】図２は本発明の第２の実施例に係る半導体
集積回路装置を示すブロック図である。なお、本実施例
は同一半導体基板に４種類の部分回路を選択可能にした
ものである。
集積回路装置を示すブロック図である。なお、本実施例
は同一半導体基板に４種類の部分回路を選択可能にした
ものである。
【００１５】回路形式が相互に異なる部分回路Ａ乃至Ｄ
は、半導体チップに形成された内部回路１と内部回路２
との間に設けられていて、実際に回路全体を動作させる
場合は、部分回路Ａ乃至Ｄのいずれか１個が内部回路１
と内部回路２との間に選択的に接続される。内部回路１
の配線（出力ライン）Ｌ1 は部分回路Ａ乃至Ｄのゲート
に接続されている。部分回路Ａ乃至Ｄの出力ラインは、
夫々スイッチ回路Ｓ1乃至Ｓ4 を介して内部回路２の配
線（入力ライン）Ｌ2 に接続されている。スイッチ回路
Ｓ1 乃至Ｓ4 は相互に並列接続されたＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタ並びに
前記ＰチャネルＭＯＳトランジスタの入力端に接続され
たインバータ回路で構成されている。このスイッチ回路
Ｓ1 乃至Ｓ4 は夫々デコード回路Ｄ1 乃至Ｄ4 の出力に
基づいて制御され、デコード回路Ｄ1 乃至Ｄ4 の配線
（出力ライン）ＬD1乃至ＬD4が電源電位となった場合に
夫々スイッチ回路Ｓ1 乃至Ｓ4 がオン状態になる。
は、半導体チップに形成された内部回路１と内部回路２
との間に設けられていて、実際に回路全体を動作させる
場合は、部分回路Ａ乃至Ｄのいずれか１個が内部回路１
と内部回路２との間に選択的に接続される。内部回路１
の配線（出力ライン）Ｌ1 は部分回路Ａ乃至Ｄのゲート
に接続されている。部分回路Ａ乃至Ｄの出力ラインは、
夫々スイッチ回路Ｓ1乃至Ｓ4 を介して内部回路２の配
線（入力ライン）Ｌ2 に接続されている。スイッチ回路
Ｓ1 乃至Ｓ4 は相互に並列接続されたＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタ並びに
前記ＰチャネルＭＯＳトランジスタの入力端に接続され
たインバータ回路で構成されている。このスイッチ回路
Ｓ1 乃至Ｓ4 は夫々デコード回路Ｄ1 乃至Ｄ4 の出力に
基づいて制御され、デコード回路Ｄ1 乃至Ｄ4 の配線
（出力ライン）ＬD1乃至ＬD4が電源電位となった場合に
夫々スイッチ回路Ｓ1 乃至Ｓ4 がオン状態になる。
【００１６】パッドＰ1 乃至Ｐ4 は半導体基板上に設け
られており、パッドＰ1 ，Ｐ2 は配線Ｌ3 により相互接
続され、パッドＰ3 ，Ｐ4 は配線Ｌ4 により相互接続さ
れている。この配線Ｌ3 ，Ｌ4 は夫々デコード回路Ｄ1
乃至Ｄ4 の２つの入力端に接続されている。パッドＰ
1 ，Ｐ3 には、外部端子として電源ピンリードＶ1 がボ
ンディング線により接続可能になっている。一方、パッ
ドＰ2 ，Ｐ4 には、外部端子として接地ピンリードＧ1
がボンディング線により接続可能になっている。なお、
電源ピンリードＶ1 及び接地ピンリードＧ1 は夫々ボン
ディング線８，１０により半導体チップの電源パッド９
及び接地パッド１１に接続されている。
られており、パッドＰ1 ，Ｐ2 は配線Ｌ3 により相互接
続され、パッドＰ3 ，Ｐ4 は配線Ｌ4 により相互接続さ
れている。この配線Ｌ3 ，Ｌ4 は夫々デコード回路Ｄ1
乃至Ｄ4 の２つの入力端に接続されている。パッドＰ
1 ，Ｐ3 には、外部端子として電源ピンリードＶ1 がボ
ンディング線により接続可能になっている。一方、パッ
ドＰ2 ，Ｐ4 には、外部端子として接地ピンリードＧ1
がボンディング線により接続可能になっている。なお、
電源ピンリードＶ1 及び接地ピンリードＧ1 は夫々ボン
ディング線８，１０により半導体チップの電源パッド９
及び接地パッド１１に接続されている。
【００１７】このように構成される半導体集積回路装置
においては、デコード回路Ｄ1 乃至Ｄ4 の出力レベルは
配線Ｌ3 ，Ｌ4 の電位によって決定される。配線Ｌ3 ，
Ｌ4に電源電位が印加されると、デコード回路Ｄ1 の配
線ＬD1のみが電源電位になる。配線Ｌ3 に電源電位が印
加され、配線Ｌ4に接地電位が印加されると、デコード
回路Ｄ2 の配線ＬD2のみが電源電位になる。配線Ｌ3 に
接地電位が印加され、配線Ｌ4 に電源電位が印加される
と、デコード回路Ｄ3 の配線ＬD3のみが電源電位にな
る。また、配線Ｌ3 ，Ｌ4 に接地電位が印加されると、
デコード回路Ｄ4の配線ＬD4のみが電源電位になる。
においては、デコード回路Ｄ1 乃至Ｄ4 の出力レベルは
配線Ｌ3 ，Ｌ4 の電位によって決定される。配線Ｌ3 ，
Ｌ4に電源電位が印加されると、デコード回路Ｄ1 の配
線ＬD1のみが電源電位になる。配線Ｌ3 に電源電位が印
加され、配線Ｌ4に接地電位が印加されると、デコード
回路Ｄ2 の配線ＬD2のみが電源電位になる。配線Ｌ3 に
接地電位が印加され、配線Ｌ4 に電源電位が印加される
と、デコード回路Ｄ3 の配線ＬD3のみが電源電位にな
る。また、配線Ｌ3 ，Ｌ4 に接地電位が印加されると、
デコード回路Ｄ4の配線ＬD4のみが電源電位になる。
【００１８】従って、本実施例においては、配線を形成
した後に、パッドＰ1 ，Ｓ3 の両方に電源リードピンＶ
1 を電気的に接続すると、スイッチ回路Ｓ1 のみがオン
状態になるため、内部回路１と内部回路２との間に部分
回路Ａを選択的に接続することができる。また、パッド
Ｐ1 に電源リードピンＶ1 を電気的に接続し、パッドＰ
4 に接地リードピンＧ1 を電気的に接続すると、スイッ
チ回路Ｓ2 のみがオン状態になるため、内部回路１と内
部回路２との間に部分回路Ｂを選択的に接続することが
できる。更に、パッドＰ3 に電源リードピンＶ1 を電気
的に接続し、パッドＰ2 に接地リードピンＧ1 を電気的
に接続すると、スイッチ回路Ｓ3 のみがオン状態になる
ため、内部回路１と内部回路２との間に部分回路Ｃを選
択的に接続することができる。更にまた、パッドＰ2 ，
Ｓ4 の両方に接地リードピンＧ1を電気的に接続する
と、スイッチ回路Ｓ4 のみがオン状態になるため、内部
回路１と内部回路２との間に部分回路Ｄを選択的に接続
することができる。このようにして、配線形成後に４種
類の部分回路Ａ乃至Ｄを選択的に接続することができ
る。
した後に、パッドＰ1 ，Ｓ3 の両方に電源リードピンＶ
1 を電気的に接続すると、スイッチ回路Ｓ1 のみがオン
状態になるため、内部回路１と内部回路２との間に部分
回路Ａを選択的に接続することができる。また、パッド
Ｐ1 に電源リードピンＶ1 を電気的に接続し、パッドＰ
4 に接地リードピンＧ1 を電気的に接続すると、スイッ
チ回路Ｓ2 のみがオン状態になるため、内部回路１と内
部回路２との間に部分回路Ｂを選択的に接続することが
できる。更に、パッドＰ3 に電源リードピンＶ1 を電気
的に接続し、パッドＰ2 に接地リードピンＧ1 を電気的
に接続すると、スイッチ回路Ｓ3 のみがオン状態になる
ため、内部回路１と内部回路２との間に部分回路Ｃを選
択的に接続することができる。更にまた、パッドＰ2 ，
Ｓ4 の両方に接地リードピンＧ1を電気的に接続する
と、スイッチ回路Ｓ4 のみがオン状態になるため、内部
回路１と内部回路２との間に部分回路Ｄを選択的に接続
することができる。このようにして、配線形成後に４種
類の部分回路Ａ乃至Ｄを選択的に接続することができ
る。
【００１９】
【発明の効果】以上説明したように本発明によれば、外
部からパッドに電位を与え、スイッチ回路は前記パッド
の電位に基づいて複数この部分回路の接続状態を切り換
えるから、配線形成後に前記複数個の部分回路を選択的
に接続することができる。このため、従来とは異なって
配線形成工程においてフォトマスクを使い分ける必要は
なく、半導体集積回路装置の製造工数を削減することが
できる。また、異なる種類の部分回路を採用した半導体
チップを同一半導体基板上に容易に形成することができ
るので、異なる種類の部分回路を採用した半導体チップ
の特性にバラツキが生じることを防止できる。
部からパッドに電位を与え、スイッチ回路は前記パッド
の電位に基づいて複数この部分回路の接続状態を切り換
えるから、配線形成後に前記複数個の部分回路を選択的
に接続することができる。このため、従来とは異なって
配線形成工程においてフォトマスクを使い分ける必要は
なく、半導体集積回路装置の製造工数を削減することが
できる。また、異なる種類の部分回路を採用した半導体
チップを同一半導体基板上に容易に形成することができ
るので、異なる種類の部分回路を採用した半導体チップ
の特性にバラツキが生じることを防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体集積回路装
置を示すブロック図である。
置を示すブロック図である。
【図２】本発明の第２の実施例に係る半導体集積回路装
置を示すブロック図である。
置を示すブロック図である。
【図３】従来の半導体集積回路装置を示すブロック図で
ある。
ある。
１，２；内部回路
３，４，５，６；ＭＯＳトランジスタ
７；インバータ回路
８，１０；ボンディング線
９；電源パッド
１１；接地パッド
Ｖ1 ；電源ピンリード
Ｇ1 ；接地ピンリード
Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ；パッド
Ｌ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 ，Ｌ5 ，Ｌ6 ，ＬD1，ＬD2，Ｌ
D3，ＬD4；配線 Ｓ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ；スイッチ回路 Ａ，Ｂ，Ｃ，Ｄ；部分回路 Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 ；デコード回路
D3，ＬD4；配線 Ｓ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ；スイッチ回路 Ａ，Ｂ，Ｃ，Ｄ；部分回路 Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 ；デコード回路
Claims (2)
- 【請求項１】 半導体チップに形成された複数個の部分
回路を選択的に接続する半導体集積回路装置において、
外部から電位が与えられるパッドと、このパッドの電位
に基づいて制御されて前記複数個の部分回路の接続状態
を切り換えるスイッチ回路とを有することを特徴とする
半導体集積回路装置。 - 【請求項２】 複数個の前記パッドの電位をデコードす
るデコード回路を有し、前記スイッチ回路は前記デコー
ド回路の出力に基づいて制御されることを特徴とする請
求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198646A JP2740374B2 (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198646A JP2740374B2 (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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-
1991
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Patent Citations (2)
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| JP2740374B2 (ja) | 1998-04-15 |
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