JPH0521759A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0521759A JPH0521759A JP3174239A JP17423991A JPH0521759A JP H0521759 A JPH0521759 A JP H0521759A JP 3174239 A JP3174239 A JP 3174239A JP 17423991 A JP17423991 A JP 17423991A JP H0521759 A JPH0521759 A JP H0521759A
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- JP
- Japan
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- gate array
- exposure apparatus
- projection exposure
- semiconductor device
- reduced projection
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- Pending
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 縮少投影露光装置の露光開口部のサイズの影
響を受けない大規模の半導体装置の製造方法を得る。 【構成】 縮少投影露光装置を用いて複数のゲートアレ
イ２Ａ〜５Ａ形成を形成した後、１対１の投影露光装置
を用いて各ゲートアレイ間を配線６Ａで接続して組合わ
せることにより単一のゲートアレイチップ１Ａを形成す
る。 【効果】 現状のＬＳＩより大規模なＬＳＩが形成でき
るため多機能はＬＳＩが製造できる。
響を受けない大規模の半導体装置の製造方法を得る。 【構成】 縮少投影露光装置を用いて複数のゲートアレ
イ２Ａ〜５Ａ形成を形成した後、１対１の投影露光装置
を用いて各ゲートアレイ間を配線６Ａで接続して組合わ
せることにより単一のゲートアレイチップ１Ａを形成す
る。 【効果】 現状のＬＳＩより大規模なＬＳＩが形成でき
るため多機能はＬＳＩが製造できる。
Description
【０００１】
【産業上の利用分野】この発明は、配線装置の製造方法
に関し、特にＷＳＩ（Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｉｏｎ）デバイスの製造方法に関するもので
ある。
に関し、特にＷＳＩ（Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｉｏｎ）デバイスの製造方法に関するもので
ある。
【０００２】
【従来の技術】図２は従来の半導体装置の製造方法によ
り形成されたゲートアレイチップを示す構成図である。
図において、１はゲートアレイチップ、２はロジック回
路部、３はＩ／Ｏ回路部、４はＲＯＭ回路部、５はＲＡ
Ｍ回路部、６は各回路部を接続する配線、１′はゲート
アレイチップ１の縮少投影露光装置（図示せず）の露光
開口部の制約から例えば約２０ｍｍ×２０ｍｍの大きさ
となるエリアである。
り形成されたゲートアレイチップを示す構成図である。
図において、１はゲートアレイチップ、２はロジック回
路部、３はＩ／Ｏ回路部、４はＲＯＭ回路部、５はＲＡ
Ｍ回路部、６は各回路部を接続する配線、１′はゲート
アレイチップ１の縮少投影露光装置（図示せず）の露光
開口部の制約から例えば約２０ｍｍ×２０ｍｍの大きさ
となるエリアである。
【０００３】次に従来の半導体装置の製造方法について
説明する。まず、ゲートアレイチップ１に縮少投影露光
装置を用いて、ロジック開口部２、Ｉ／Ｏ回路部３、Ｒ
ＯＭ回路部４、ＲＡＭ回路部５に必要なＡＮＤ，ＯＲ，
ＮＯＴ等のゲートを形成する。次に同じく上記縮少投影
露光装置を用いて、各回路部を構成するための配線と各
回路間を接続するための配線６を形成し、所定の機能を
持ったゲートアレイチップ１を構成する。
説明する。まず、ゲートアレイチップ１に縮少投影露光
装置を用いて、ロジック開口部２、Ｉ／Ｏ回路部３、Ｒ
ＯＭ回路部４、ＲＡＭ回路部５に必要なＡＮＤ，ＯＲ，
ＮＯＴ等のゲートを形成する。次に同じく上記縮少投影
露光装置を用いて、各回路部を構成するための配線と各
回路間を接続するための配線６を形成し、所定の機能を
持ったゲートアレイチップ１を構成する。
【０００４】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように行われているので、縮少投影露
光装置の露光開口部のサイズの制約から、その露光開口
部以上の大規模のゲートアレイＬＳＩの如き半導体装置
を製造できないという問題点があった。
造方法は、以上のように行われているので、縮少投影露
光装置の露光開口部のサイズの制約から、その露光開口
部以上の大規模のゲートアレイＬＳＩの如き半導体装置
を製造できないという問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、縮少投影露光装置の露光開口部
のサイズに影響されない大規模な例えばゲートアレイＬ
ＳＩの如き半導体装置を得ることができる半導体装置の
製造方法を提供することを目的とする。
ためになされたもので、縮少投影露光装置の露光開口部
のサイズに影響されない大規模な例えばゲートアレイＬ
ＳＩの如き半導体装置を得ることができる半導体装置の
製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、縮少投影露光装置を用いて半導体基板
上にゲートの組合せを変えることによって夫々機能の異
なる複数のゲートアレイを形成する工程と、上記縮少投
影露光装置より大きな露光開口部を有する投影露光装置
を用いて上記複数のゲートアレイ間を配線で接続して組
合せることにより、単一のゲートアレイチップを形成す
る工程とを含むものである。
置の製造方法は、縮少投影露光装置を用いて半導体基板
上にゲートの組合せを変えることによって夫々機能の異
なる複数のゲートアレイを形成する工程と、上記縮少投
影露光装置より大きな露光開口部を有する投影露光装置
を用いて上記複数のゲートアレイ間を配線で接続して組
合せることにより、単一のゲートアレイチップを形成す
る工程とを含むものである。
【０００７】
【作用】この発明においては、各種回路別ゲートアレイ
を組合せて形成しているため、所望の規模の半導体装置
が自由に形成できる。
を組合せて形成しているため、所望の規模の半導体装置
が自由に形成できる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明による半導体装置の製
造方法によって形成されたゲートアレイチップを示す構
成図である。図において、１Ａは各回路別ゲートアレイ
を組合せた所定のゲートアレイチップ、２Ａはロジック
回路部ゲートアレイ、３ＡはＩ／Ｏ回路部ゲートアレ
イ、４ＡはＲＯＭ回路部ゲートアレイ、５ＡはＲＡＭ回
路部ゲートアレイ、６Ａは各ゲートアレイ間を接続する
配線、２Ａ′〜５Ａ′は縮少投影露光装置（図示せず）
で露光可能なエリアである。
ついて説明する。図１はこの発明による半導体装置の製
造方法によって形成されたゲートアレイチップを示す構
成図である。図において、１Ａは各回路別ゲートアレイ
を組合せた所定のゲートアレイチップ、２Ａはロジック
回路部ゲートアレイ、３ＡはＩ／Ｏ回路部ゲートアレ
イ、４ＡはＲＯＭ回路部ゲートアレイ、５ＡはＲＡＭ回
路部ゲートアレイ、６Ａは各ゲートアレイ間を接続する
配線、２Ａ′〜５Ａ′は縮少投影露光装置（図示せず）
で露光可能なエリアである。
【０００９】次にこの発明による半導体装置の製造方法
を説明する。まず、縮少投影露光装置を用いて、半導体
基板に例えばＡＮＤ，ＯＲ，ＮＯＴ等のゲートの組合わ
せを変えることによって機能の異なる複数のゲートアレ
イ例えばロジック回路ゲートアレイ２Ａ、Ｉ／Ｏ回路ゲ
ートアレイ３Ａ、ＲＯＭ回路ゲートアレイ４Ａ、ＲＡＭ
回路ゲートアレイ５Ａを形成する。これ等のゲートアレ
イはゲートの密度を上げて高機能化されている。
を説明する。まず、縮少投影露光装置を用いて、半導体
基板に例えばＡＮＤ，ＯＲ，ＮＯＴ等のゲートの組合わ
せを変えることによって機能の異なる複数のゲートアレ
イ例えばロジック回路ゲートアレイ２Ａ、Ｉ／Ｏ回路ゲ
ートアレイ３Ａ、ＲＯＭ回路ゲートアレイ４Ａ、ＲＡＭ
回路ゲートアレイ５Ａを形成する。これ等のゲートアレ
イはゲートの密度を上げて高機能化されている。
【００１０】次に上記縮少投影露光装置より大きな露光
開口部を有する投影露光装置例えば１：１の投影露光装
置（図示せず）を用いて、各ゲートアレイ間を接続する
ための配線を形成するマスクを作成し、各ゲートアレイ
間を配線６Ａで接続して組合わせることにより単一のゲ
ートアレイチップ１Ａを形成する。これにより各ゲート
アレイ間の配線は微細加工を必要としない。このように
して、本実施例では大規模なゲートアレイＬＳＩを製造
できる。
開口部を有する投影露光装置例えば１：１の投影露光装
置（図示せず）を用いて、各ゲートアレイ間を接続する
ための配線を形成するマスクを作成し、各ゲートアレイ
間を配線６Ａで接続して組合わせることにより単一のゲ
ートアレイチップ１Ａを形成する。これにより各ゲート
アレイ間の配線は微細加工を必要としない。このように
して、本実施例では大規模なゲートアレイＬＳＩを製造
できる。
【００１１】実施例２．なお、上記実施例では、ロジッ
ク回路部ゲートアレイ、Ｉ／Ｏ回路部ゲートアレイ、Ｒ
ＯＭ回路部ゲートアレイ、ＲＡＭ回路部ゲートアレイの
４つのゲートアレイを用いてゲートアレイＬＳＩを製造
する場合について説明したが、これに限定されることな
く、必要に応じて他の各種回路を用い、他の大規模ＬＳ
Ｉを製造するようにしてもよい。
ク回路部ゲートアレイ、Ｉ／Ｏ回路部ゲートアレイ、Ｒ
ＯＭ回路部ゲートアレイ、ＲＡＭ回路部ゲートアレイの
４つのゲートアレイを用いてゲートアレイＬＳＩを製造
する場合について説明したが、これに限定されることな
く、必要に応じて他の各種回路を用い、他の大規模ＬＳ
Ｉを製造するようにしてもよい。
【００１２】
【発明の効果】以上発明したように、この発明によれ
ば、縮少投影露光装置を用いて半導体基板上にゲートの
組合せを変えることによって夫々機能の異なる複数のゲ
ートアレイを形成する工程と、上記縮少投影露光装置よ
り大きな露光開口部を有する投影露光装置を用いて上記
複数のゲートアレイ間を配線で接続して組合せることに
より、単一のゲートアレイチップを形成する工程とを含
むので、縮少投影露光装置の露光開口部のサイズの影響
を受けることなしに、大規模なゲートアレイＬＳＩの如
き半導体装置を製造できるという効果を奏する。
ば、縮少投影露光装置を用いて半導体基板上にゲートの
組合せを変えることによって夫々機能の異なる複数のゲ
ートアレイを形成する工程と、上記縮少投影露光装置よ
り大きな露光開口部を有する投影露光装置を用いて上記
複数のゲートアレイ間を配線で接続して組合せることに
より、単一のゲートアレイチップを形成する工程とを含
むので、縮少投影露光装置の露光開口部のサイズの影響
を受けることなしに、大規模なゲートアレイＬＳＩの如
き半導体装置を製造できるという効果を奏する。
【図１】この発明による半導体装置の製造方法の一実施
例で形成されたゲートアレイチップを示す構成図であ
る。
例で形成されたゲートアレイチップを示す構成図であ
る。
【図２】従来の半導体装置の製造方法で形成されたゲー
トアレイチップを示す構成図である。
トアレイチップを示す構成図である。
１Ａ ゲートアレイチップ ２Ａ ロジック回路部ゲートアレイ ３Ａ Ｉ／Ｏ回路部ゲートアレイ ４Ａ ＲＯＭ回路部ゲートアレイ ５Ａ ＲＡＭ回路部ゲートアレイ ６Ａ 配線
Claims (1)
- 【特許請求の範囲】 【請求項１】 縮少投影露光装置を用いて半導体基板上
にゲートの組合せを変えることによって夫々機能の異な
る複数のゲートアレイを形成する工程と、上記縮少投影
露光装置より大きな露光開口部を有する投影露光装置を
用いて上記複数のゲートアレイ間を配線で接続して組合
せることにより、単一のゲートアレイチップを形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174239A JPH0521759A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174239A JPH0521759A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521759A true JPH0521759A (ja) | 1993-01-29 |
Family
ID=15975152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174239A Pending JPH0521759A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003132228A (ja) * | 2001-10-22 | 2003-05-09 | Hitachi Ltd | Ｉｃチップ搭載カード対応の自動取引装置 |
-
1991
- 1991-07-16 JP JP3174239A patent/JPH0521759A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003132228A (ja) * | 2001-10-22 | 2003-05-09 | Hitachi Ltd | Ｉｃチップ搭載カード対応の自動取引装置 |
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