JPH05218319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05218319A JPH05218319A JP4056401A JP5640192A JPH05218319A JP H05218319 A JPH05218319 A JP H05218319A JP 4056401 A JP4056401 A JP 4056401A JP 5640192 A JP5640192 A JP 5640192A JP H05218319 A JPH05218319 A JP H05218319A
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Abstract
(57)【要約】
【目的】 微細化、高速度化を図った半導体装置で、特
に高周波トランジスタを中心としたバイポーラ型のトラ
ンジスタ製造方法に関し、微細なベース領域内にサブミ
クロン幅及び深さを備えた超微細なエミッタ領域を形成
し、寄生容量の少ない縦型構造とし、高速なトランジス
タの製造方法を提供する。 【構成】 ＮＰＮトランジスタの真性ベース領域の形成
を製造工程の後期（高温熱処理工程後）に行なうことに
より、浅いベース領域及びエミッタ領域を形成し、また
エミッタ領域の側壁をＳiＯ2膜と、Ｓi3Ｎ4膜の二重構
造とすることにより、ベース・エミッタ接合容量を低減
でき、なおかつ、ベース・エミッタ間のリーク電流を減
少できる構造としたものである。また、同時にベース幅
の狭い縦型ＰＮＰトランジスタをも製造するものであ
る。
に高周波トランジスタを中心としたバイポーラ型のトラ
ンジスタ製造方法に関し、微細なベース領域内にサブミ
クロン幅及び深さを備えた超微細なエミッタ領域を形成
し、寄生容量の少ない縦型構造とし、高速なトランジス
タの製造方法を提供する。 【構成】 ＮＰＮトランジスタの真性ベース領域の形成
を製造工程の後期（高温熱処理工程後）に行なうことに
より、浅いベース領域及びエミッタ領域を形成し、また
エミッタ領域の側壁をＳiＯ2膜と、Ｓi3Ｎ4膜の二重構
造とすることにより、ベース・エミッタ接合容量を低減
でき、なおかつ、ベース・エミッタ間のリーク電流を減
少できる構造としたものである。また、同時にベース幅
の狭い縦型ＰＮＰトランジスタをも製造するものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、微細化、高速度化を図
った半導体装置、特に高周波トランジスタを中心とした
バイポーラ型トランジスタの製造方法に関するものであ
る。
った半導体装置、特に高周波トランジスタを中心とした
バイポーラ型トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来から高周波トランジスタは、ベース
領域の幅と深さを縮小し、コレクターベース接合容量を
減少することと、浅いベース・エミッタ拡散層を形成す
ることすなわち、シャロー化により、高速度化が進めら
れてきた。しかしながら、ＮＰＮ、ＰＮＰの両トランジ
スタを同一基板内に製造しようとすると、例えばＮＰＮ
トランジスタ（ＮＰＮＴｒ）を縦型にして高速にして
も、ＰＮＰトランジスタ（ＰＮＰＴｒ）は横型になり、
ＰＮＰＴｒの高速性が損なわれてしまう。図８から図１
２は縦型ＮＰＮＴｒと横型ＰＮＰＴｒの公知で基本的な
製造工程の一例である。すなわち、図８は周知の技術に
よりＰ形シリコン基板１に、ｎ+埋込み層４を形成した
後、Ｎ形エピタキシャル層２を形成し、素子分離のため
のＰ形拡散層５とＮＰＮＴｒの補償コレクタ領域である
ｎ+形拡散層６と、ＰＮＰＴｒの補償ベース領域である
ｎ+形拡散層６１とを熱拡散等により形成する。さらに
ＮＰＮＴｒのベース領域７とＰＮＰＴｒのエミッタ領域
７１、コレクタ領域７２にＰ形拡散層を同様の方法によ
り形成する。この際ＰＮＰＴｒのベース幅６２は、横型
であるため、フォトエッチング技術の能力に左右され、
サブミクロンの形成は不可能である。その後、全面にノ
ンドープトポリシリコン１６を堆積し、いわゆるＬＯＣ
ＯＳ法により、不要部分のノンドープトポリシリコンを
酸化し、酸化シリコン膜（ＳiＯ2膜）１３にする。次に
図９では、窒化シリコン膜（Ｓi3Ｎ4膜）１７、ＳiＯ2
膜を順次堆積し、ＳiＯ2膜については、ＮＰＮＴｒのエ
ミッタ、コレクタ形成予定部分とＰＮＰＴｒのベース形
成予定部分のＳiＯ2膜１８のみを残存させ、他の部分を
選択除去する。このＳiＯ2膜１８を不純物拡散マスクに
してノンドープトポリシリコン１６にボロン等のＰ形不
純物をイオン注入法によって導入して、ｐ+形ポリシリ
コン１２とする。この結果、ＳiＯ2膜１８直下のノンド
ープトポリシリコン１６はノンドープのままとなる。次
に図１０では、Ｓi3Ｎ4膜１７をウエットエッチングに
より除去する。この際、ＳiＯ2膜１８直下のＳi 3Ｎ4膜
のみが残存するが、オーバーエッチぎみにエッチングを
行ない、いわゆるサイドエッチングにより、ＳiＯ2膜１
８よりも細くする。そこで、ｐ+ポリシリコン１２より
ノンドープトポリシリコン１６の方がエッチ速度の速い
エッチング液を用いてノンドープトポリシリコン１６を
エッチングする。するとエミッタパターンのエッヂ部分
からノンドープトポリシリコン１６の一部がエッチング
され、ｐ+ポリシリコン１２とノンドープトポリシリコ
ン１６が分離される。さらに、図１１では、ＳiＯ2膜１
８を除去した後、熱酸化を行ない、ノンドープトポリシ
リコン１６、Ｐ+ポリシリコン１２、及びシリコン基板
２のＮＰＮＴｒのベース形成領域の露出部分をＳiＯ2膜
１３（絶縁膜）とする。そして、Ｓi3Ｎ4膜１７を除去
する。最後に、図１２では、ノンドープポリシリコン１
６にヒ素（Ａｓ）等のＮ形不純物を熱拡散等の方法によ
り、ｎ+ポリシリコン１５にして、これを不純物源にし
て、エミッタ領域９を形成する。そして、ＮＰＮＴｒの
ベース電極４２、エミッタ電極４１、コレクタ電極４
３、ＰＮＰＴｒのベース電極４４、エミッタ電極４５、
コレクタ電極４６を形成する。
領域の幅と深さを縮小し、コレクターベース接合容量を
減少することと、浅いベース・エミッタ拡散層を形成す
ることすなわち、シャロー化により、高速度化が進めら
れてきた。しかしながら、ＮＰＮ、ＰＮＰの両トランジ
スタを同一基板内に製造しようとすると、例えばＮＰＮ
トランジスタ（ＮＰＮＴｒ）を縦型にして高速にして
も、ＰＮＰトランジスタ（ＰＮＰＴｒ）は横型になり、
ＰＮＰＴｒの高速性が損なわれてしまう。図８から図１
２は縦型ＮＰＮＴｒと横型ＰＮＰＴｒの公知で基本的な
製造工程の一例である。すなわち、図８は周知の技術に
よりＰ形シリコン基板１に、ｎ+埋込み層４を形成した
後、Ｎ形エピタキシャル層２を形成し、素子分離のため
のＰ形拡散層５とＮＰＮＴｒの補償コレクタ領域である
ｎ+形拡散層６と、ＰＮＰＴｒの補償ベース領域である
ｎ+形拡散層６１とを熱拡散等により形成する。さらに
ＮＰＮＴｒのベース領域７とＰＮＰＴｒのエミッタ領域
７１、コレクタ領域７２にＰ形拡散層を同様の方法によ
り形成する。この際ＰＮＰＴｒのベース幅６２は、横型
であるため、フォトエッチング技術の能力に左右され、
サブミクロンの形成は不可能である。その後、全面にノ
ンドープトポリシリコン１６を堆積し、いわゆるＬＯＣ
ＯＳ法により、不要部分のノンドープトポリシリコンを
酸化し、酸化シリコン膜（ＳiＯ2膜）１３にする。次に
図９では、窒化シリコン膜（Ｓi3Ｎ4膜）１７、ＳiＯ2
膜を順次堆積し、ＳiＯ2膜については、ＮＰＮＴｒのエ
ミッタ、コレクタ形成予定部分とＰＮＰＴｒのベース形
成予定部分のＳiＯ2膜１８のみを残存させ、他の部分を
選択除去する。このＳiＯ2膜１８を不純物拡散マスクに
してノンドープトポリシリコン１６にボロン等のＰ形不
純物をイオン注入法によって導入して、ｐ+形ポリシリ
コン１２とする。この結果、ＳiＯ2膜１８直下のノンド
ープトポリシリコン１６はノンドープのままとなる。次
に図１０では、Ｓi3Ｎ4膜１７をウエットエッチングに
より除去する。この際、ＳiＯ2膜１８直下のＳi 3Ｎ4膜
のみが残存するが、オーバーエッチぎみにエッチングを
行ない、いわゆるサイドエッチングにより、ＳiＯ2膜１
８よりも細くする。そこで、ｐ+ポリシリコン１２より
ノンドープトポリシリコン１６の方がエッチ速度の速い
エッチング液を用いてノンドープトポリシリコン１６を
エッチングする。するとエミッタパターンのエッヂ部分
からノンドープトポリシリコン１６の一部がエッチング
され、ｐ+ポリシリコン１２とノンドープトポリシリコ
ン１６が分離される。さらに、図１１では、ＳiＯ2膜１
８を除去した後、熱酸化を行ない、ノンドープトポリシ
リコン１６、Ｐ+ポリシリコン１２、及びシリコン基板
２のＮＰＮＴｒのベース形成領域の露出部分をＳiＯ2膜
１３（絶縁膜）とする。そして、Ｓi3Ｎ4膜１７を除去
する。最後に、図１２では、ノンドープポリシリコン１
６にヒ素（Ａｓ）等のＮ形不純物を熱拡散等の方法によ
り、ｎ+ポリシリコン１５にして、これを不純物源にし
て、エミッタ領域９を形成する。そして、ＮＰＮＴｒの
ベース電極４２、エミッタ電極４１、コレクタ電極４
３、ＰＮＰＴｒのベース電極４４、エミッタ電極４５、
コレクタ電極４６を形成する。
【０００３】
【発明が解決しようとする課題】このように、従来法に
よる製造方法では、ＮＰＮＴｒの場合ベース拡散を工程
の初期に行なわなければならず、その後の熱処理によ
り、拡散が進行し、ベース拡散が深く形成されるため、
十分な高速性が得られなかった。また、ベース、エミッ
タ間が薄いＳiＯ2膜であるため、ベースエミッタ間に、
リーク電流が発生する可能性があるという欠点があっ
た。また同時に製造されるＰＮＰＴｒは横型であるた
め、ＮＰＮＴｒと同様、ベース幅が広くなり、高速性が
得られないという欠点があった。本発明は、上記欠点を
解消し、ＮＰＮＴｒの場合は、微細なベース領域内にサ
ブミクロン幅及び深さを備えた超微細なエミッタ領域を
形成し、寄生容量の少ないＴｒと、ＰＮＰＴｒは、ＮＰ
ＮＴｒと同様の縦型構造とし、高速なＴｒの製造方法を
提供することを目的とする。
よる製造方法では、ＮＰＮＴｒの場合ベース拡散を工程
の初期に行なわなければならず、その後の熱処理によ
り、拡散が進行し、ベース拡散が深く形成されるため、
十分な高速性が得られなかった。また、ベース、エミッ
タ間が薄いＳiＯ2膜であるため、ベースエミッタ間に、
リーク電流が発生する可能性があるという欠点があっ
た。また同時に製造されるＰＮＰＴｒは横型であるた
め、ＮＰＮＴｒと同様、ベース幅が広くなり、高速性が
得られないという欠点があった。本発明は、上記欠点を
解消し、ＮＰＮＴｒの場合は、微細なベース領域内にサ
ブミクロン幅及び深さを備えた超微細なエミッタ領域を
形成し、寄生容量の少ないＴｒと、ＰＮＰＴｒは、ＮＰ
ＮＴｒと同様の縦型構造とし、高速なＴｒの製造方法を
提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するため、ＮＰＮＴｒの真性ベース領域の形成を製造
工程の後期（高温熱処理工程後）に行なうことにより、
浅いベース領域及びエミッタ領域を形成し、またエミッ
タ領域の側壁をＳiＯ2膜とＳi3Ｎ4膜の二重構造とする
ことにより、ベース・エミッタ接合容量を低減でき、な
おかつ、ベース・エミッタ間のリーク電流を減少できる
構造としたものである。また同時に、ベース幅の狭い縦
型ＰＮＰＴｒをも製造するものである。
成するため、ＮＰＮＴｒの真性ベース領域の形成を製造
工程の後期（高温熱処理工程後）に行なうことにより、
浅いベース領域及びエミッタ領域を形成し、またエミッ
タ領域の側壁をＳiＯ2膜とＳi3Ｎ4膜の二重構造とする
ことにより、ベース・エミッタ接合容量を低減でき、な
おかつ、ベース・エミッタ間のリーク電流を減少できる
構造としたものである。また同時に、ベース幅の狭い縦
型ＰＮＰＴｒをも製造するものである。
【０００５】
【作用】その結果、Ｔｒの微細化と同時に、寄生容量
（ベース・エミッタ接合容量）と、ベース・エミッタ間
のリーク電流を減少させることが可能となり、高速度の
ＮＰＮＴｒと、高速の縦型のＰＮＰＴｒを同一基板上に
製造することが可能となる。
（ベース・エミッタ接合容量）と、ベース・エミッタ間
のリーク電流を減少させることが可能となり、高速度の
ＮＰＮＴｒと、高速の縦型のＰＮＰＴｒを同一基板上に
製造することが可能となる。
【０００６】
【実施例】以下、本発明の実施例を参照して、詳細に説
明する。図１から図７は、本発明の実施例を説明するた
めの各工程における断面図である。これらの図におい
て、左側がＰＮＰＴｒ右側がＮＰＮＴｒについての説明
である。図１は、周知の技術により、Ｐ形シリコン基板
１の上に、Ｎ形埋込み層４と、Ｐ形埋込み層５、５１、
を夫々形成する。この時のＰ形埋込み層５１は、Ｎ形埋
込み層４より高濃度で形成する。その後、Ｎ形エピタキ
シャル層２を形成し、この上に例えば、ＣＶＤ法による
Ｓi3Ｎ4膜等の耐酸化性かつ耐シリコンエッチング性膜
を全面に堆積した後、フォトエッチング技術によりＮＰ
ＮＴｒのベース・コレクタ、ＰＮＰＴｒのベース、エミ
ッタ、コレクタ電極の設置予定領域及び素子分離領域上
の上記Ｓi3Ｎ4膜を除去する。そして、残存するＳi3Ｎ4
膜１７を、エッチングマスクにしてＮ形エピタキシャル
層２をエッチングする。この時、素子分離領域と、ＰＮ
ＰＴｒのコレクタ領域１０は、深くエッチングする。次
に図２では、上記Ｓi3Ｎ4膜１７の存在する状態で熱酸
化を行い絶縁膜であるＳiＯ2膜３を形成する。この際、
熱酸化を十分行なうとＳi3Ｎ4膜１７の下のＮ形エピタ
キシャル層２もＳiＯ2膜３となる。次に図３では、この
状態で、ステップカバレジの悪い付着物の堆積を伴う反
応性イオンエッチングとか、方向性の良いドライエッチ
ングを行なうと、図２で説明したＳi3Ｎ4膜１７の下の
ＳiＯ2膜３だけが残る。このエッチング法は異方性であ
るため、エッチング溝の側壁は、ほぼ垂直となる。さら
に、この状態で例えば絶縁膜であるＣＵＤ法によるＳi3
Ｎ4膜２７を全面に堆積する。次に図４では、ＮＰＮＴ
ｒのコレクタ電極１６、ＰＮＰＴｒのベース電極２６形
成予定領域を、フォトレジスト等の耐エッチング材を選
択的に形成し、図４において説明した異方性エッチング
を行なうと、先のエッチング溝の側壁ＳiＯ2膜３の側壁
のＳi3Ｎ4膜２７のみが残り、平坦部のＳi3Ｎ4膜２７が
除去される。この時、上記ＮＰＮＴｒのコレクタ電極１
６、ＰＮＰＴｒのベース電極２６形成予定領域は、平坦
部のＳi3Ｎ4膜２７は残る。この側壁Ｓi3Ｎ4膜２７と図
３で説明した側壁ＳiＯ2膜３が、ＮＰＮＴｒのエミッタ
領域とベース引き出し電極との分離膜となる。さらに、
ｐ+形ポリシリコンをＣＶＤ法により全面に堆積する。
この時のｐ+形ポリシリコンは先のエッチング溝の深さ
の二倍以上の厚さを堆積する。こうすると堆積後は、ほ
とんど段差がなくなり、表面は、ほぼ平坦になる。そし
て、この状態で等方性エッチングを行ない、エッチング
溝部分にのみｐ+形ポリシリコン１２を残存させる。こ
の方法は、いわゆるエッチバック法と呼ばれるものであ
る。さらに、この状態で熱酸化を行なうと、ｐ+形ポリ
シリコン１２の露出部分が酸化され、ＳiＯ2膜１３が形
成される。この熱酸化処理の間に、ｐ+形ポリシリコン
１２からＰ形不純物がＮ形エピタキシャル層２に拡散さ
れ、ＮＰＮＴｒでは、グラフトベース領域７が、ＰＮＰ
Ｔｒでは、Ｐ形埋込み層５１と接続するコレクタ層７
１、及びエミッタ層７２が形成され、また素子分離領域
ではＰ形埋込み層５と接続して、素子分離領域が完成す
る。この際、ＮＰＮＴｒのコレクタ部１６とＰＮＰＴｒ
のベース部２６では、Ｓi3Ｎ4膜２７が拡散ストッパー
となり、不純物は拡散されない。次に図５ではＮＰＮＴ
ｒの真性ベース、エミッタ形成予定領域２０のＳi3Ｎ4
膜１７のみを除去し、この開口からＰ形不純物を導入し
て、グラフトベース領域７と導通する真性ベース領域８
をイオン注入法等により形成する。次にＮＰＮＴｒのコ
レクタ１６、ＰＮＰＴｒのベース２６形成予定領域上の
ＳiＯ2膜１３、ｐ+形ポリシリコン６、Ｓi3Ｎ4膜２７を
順次除去する。さらに図６では、この状態で例えばイオ
ン注入法でＮ形不純物を導入すると、ＮＰＮＴｒのエミ
ッタ領域９と、コレクタ領域６、及びＰＮＰＴｒのベー
ス引き出し領域６１が形成できる。さらに、ＰＮＰＴｒ
のエミッタ、コレクタ部のＳiＯ2膜１３を開口する。さ
らに、ＮＰＮＴｒのグラフトベース上のＰ形ポリシリコ
ン６の上のＳiＯ2膜１３の一部を開口する。以上で、Ｎ
ＰＮＰＮＰの両トランジスタのベース、エミッタ、コレ
クタ領域の形成を終了した。最後に、図７では、アルミ
ニウム等の電極材料を堆積して、ＮＰＮＴｒのエミッタ
電極４１、ベース電極４２、コレクタ電極４３をＰＮＰ
Ｔｒのエミッタ電極４５、コレクタ電極４６、ベース電
極４４、を形成する。なお、ＮＰＮＴｒのエミッタ電極
４１と、コレクタ電極４３とＰＮＰＴｒのベース電極４
４をｎ+形ポリシリコンで形成し、これを拡散源として
上記領域を形成してもよい。
明する。図１から図７は、本発明の実施例を説明するた
めの各工程における断面図である。これらの図におい
て、左側がＰＮＰＴｒ右側がＮＰＮＴｒについての説明
である。図１は、周知の技術により、Ｐ形シリコン基板
１の上に、Ｎ形埋込み層４と、Ｐ形埋込み層５、５１、
を夫々形成する。この時のＰ形埋込み層５１は、Ｎ形埋
込み層４より高濃度で形成する。その後、Ｎ形エピタキ
シャル層２を形成し、この上に例えば、ＣＶＤ法による
Ｓi3Ｎ4膜等の耐酸化性かつ耐シリコンエッチング性膜
を全面に堆積した後、フォトエッチング技術によりＮＰ
ＮＴｒのベース・コレクタ、ＰＮＰＴｒのベース、エミ
ッタ、コレクタ電極の設置予定領域及び素子分離領域上
の上記Ｓi3Ｎ4膜を除去する。そして、残存するＳi3Ｎ4
膜１７を、エッチングマスクにしてＮ形エピタキシャル
層２をエッチングする。この時、素子分離領域と、ＰＮ
ＰＴｒのコレクタ領域１０は、深くエッチングする。次
に図２では、上記Ｓi3Ｎ4膜１７の存在する状態で熱酸
化を行い絶縁膜であるＳiＯ2膜３を形成する。この際、
熱酸化を十分行なうとＳi3Ｎ4膜１７の下のＮ形エピタ
キシャル層２もＳiＯ2膜３となる。次に図３では、この
状態で、ステップカバレジの悪い付着物の堆積を伴う反
応性イオンエッチングとか、方向性の良いドライエッチ
ングを行なうと、図２で説明したＳi3Ｎ4膜１７の下の
ＳiＯ2膜３だけが残る。このエッチング法は異方性であ
るため、エッチング溝の側壁は、ほぼ垂直となる。さら
に、この状態で例えば絶縁膜であるＣＵＤ法によるＳi3
Ｎ4膜２７を全面に堆積する。次に図４では、ＮＰＮＴ
ｒのコレクタ電極１６、ＰＮＰＴｒのベース電極２６形
成予定領域を、フォトレジスト等の耐エッチング材を選
択的に形成し、図４において説明した異方性エッチング
を行なうと、先のエッチング溝の側壁ＳiＯ2膜３の側壁
のＳi3Ｎ4膜２７のみが残り、平坦部のＳi3Ｎ4膜２７が
除去される。この時、上記ＮＰＮＴｒのコレクタ電極１
６、ＰＮＰＴｒのベース電極２６形成予定領域は、平坦
部のＳi3Ｎ4膜２７は残る。この側壁Ｓi3Ｎ4膜２７と図
３で説明した側壁ＳiＯ2膜３が、ＮＰＮＴｒのエミッタ
領域とベース引き出し電極との分離膜となる。さらに、
ｐ+形ポリシリコンをＣＶＤ法により全面に堆積する。
この時のｐ+形ポリシリコンは先のエッチング溝の深さ
の二倍以上の厚さを堆積する。こうすると堆積後は、ほ
とんど段差がなくなり、表面は、ほぼ平坦になる。そし
て、この状態で等方性エッチングを行ない、エッチング
溝部分にのみｐ+形ポリシリコン１２を残存させる。こ
の方法は、いわゆるエッチバック法と呼ばれるものであ
る。さらに、この状態で熱酸化を行なうと、ｐ+形ポリ
シリコン１２の露出部分が酸化され、ＳiＯ2膜１３が形
成される。この熱酸化処理の間に、ｐ+形ポリシリコン
１２からＰ形不純物がＮ形エピタキシャル層２に拡散さ
れ、ＮＰＮＴｒでは、グラフトベース領域７が、ＰＮＰ
Ｔｒでは、Ｐ形埋込み層５１と接続するコレクタ層７
１、及びエミッタ層７２が形成され、また素子分離領域
ではＰ形埋込み層５と接続して、素子分離領域が完成す
る。この際、ＮＰＮＴｒのコレクタ部１６とＰＮＰＴｒ
のベース部２６では、Ｓi3Ｎ4膜２７が拡散ストッパー
となり、不純物は拡散されない。次に図５ではＮＰＮＴ
ｒの真性ベース、エミッタ形成予定領域２０のＳi3Ｎ4
膜１７のみを除去し、この開口からＰ形不純物を導入し
て、グラフトベース領域７と導通する真性ベース領域８
をイオン注入法等により形成する。次にＮＰＮＴｒのコ
レクタ１６、ＰＮＰＴｒのベース２６形成予定領域上の
ＳiＯ2膜１３、ｐ+形ポリシリコン６、Ｓi3Ｎ4膜２７を
順次除去する。さらに図６では、この状態で例えばイオ
ン注入法でＮ形不純物を導入すると、ＮＰＮＴｒのエミ
ッタ領域９と、コレクタ領域６、及びＰＮＰＴｒのベー
ス引き出し領域６１が形成できる。さらに、ＰＮＰＴｒ
のエミッタ、コレクタ部のＳiＯ2膜１３を開口する。さ
らに、ＮＰＮＴｒのグラフトベース上のＰ形ポリシリコ
ン６の上のＳiＯ2膜１３の一部を開口する。以上で、Ｎ
ＰＮＰＮＰの両トランジスタのベース、エミッタ、コレ
クタ領域の形成を終了した。最後に、図７では、アルミ
ニウム等の電極材料を堆積して、ＮＰＮＴｒのエミッタ
電極４１、ベース電極４２、コレクタ電極４３をＰＮＰ
Ｔｒのエミッタ電極４５、コレクタ電極４６、ベース電
極４４、を形成する。なお、ＮＰＮＴｒのエミッタ電極
４１と、コレクタ電極４３とＰＮＰＴｒのベース電極４
４をｎ+形ポリシリコンで形成し、これを拡散源として
上記領域を形成してもよい。
【０００７】
【発明の効果】以上説明したように、ＮＰＮＴｒを製造
すると、ベース領域とエミッタ領域の分離膜が、ＳiＯ2
膜と、Ｓi3Ｎ4膜の二重構造であるため、リーク電流が
少なく、また、エミッタ・ベース接合容量（ＣEB）が小
さくでき、素子分離領域も、エッチングによりエピタキ
シャル層を薄くしているため、コレクタ・基板接合容量
（Ｃsub）が小さくできる。また、真性ベース形成以後
に、熱酸化等の高温熱処理工程を用いないので、浅いベ
ース、エミッタ領域が形成でき、いわゆるシャロー化が
達成できる。その結果、高速トランジスタが製造でき
る。さらに、同時に、縦型のベース幅の狭いＰＮＰＴｒ
が製造でき、高速性が増す。
すると、ベース領域とエミッタ領域の分離膜が、ＳiＯ2
膜と、Ｓi3Ｎ4膜の二重構造であるため、リーク電流が
少なく、また、エミッタ・ベース接合容量（ＣEB）が小
さくでき、素子分離領域も、エッチングによりエピタキ
シャル層を薄くしているため、コレクタ・基板接合容量
（Ｃsub）が小さくできる。また、真性ベース形成以後
に、熱酸化等の高温熱処理工程を用いないので、浅いベ
ース、エミッタ領域が形成でき、いわゆるシャロー化が
達成できる。その結果、高速トランジスタが製造でき
る。さらに、同時に、縦型のベース幅の狭いＰＮＰＴｒ
が製造でき、高速性が増す。
【図１】本発明の実施例の断面図。
【図２】本発明の実施例の断面図。
【図３】本発明の実施例の断面図。
【図４】本発明の実施例の断面図。
【図５】本発明の実施例の断面図。
【図６】本発明の実施例の断面図。
【図７】本発明の実施例の断面図。
【図８】従来例の断面図。
【図９】従来例の断面図。
【図１０】従来例の断面図。
【図１１】従来例の断面図。
【図１２】従来例の断面図。
１ Ｐ形Ｓi基板 ２ Ｎ形エピタキシャル層 ３、１３ ＳiＯ2膜 ４ Ｎ形埋込層 ５、５１ Ｐ形埋込層 ６ 補償コレクタ領域 ７ グラフトベース領域 ８ 真性ベース領域 ９ エミッタ領域 １０ ＰＮＰＴｒコレクタ形成予定領域 １２ ｐ+形ポリシリコン １５ ｎ+ポリシリコン １６ ノンドープトポリシリコン １７、２７ Ｓi3Ｎ4膜 ２０ 真性ベース、エミッタ形成領域 ７２ ＰＮＰＴｒエミッタ領域 ４１、４２、４３、４４、４５、４６ アルミ電極 ６１ ＰＮＰＴｒベース領域 ７１ ＰＮＰＴｒコレクタ領域
Claims (1)
- 【請求項１】 第１導電形の半導体基板の第１主面に、
第２導電形の埋込みコレクタ層と、これをとり囲むよう
に第１導電形の埋込み素子分離層を形成し、それと同時
に上記半導体基板の第２主面に、第２導電形の素子分離
層を形成し、その層の内側に第１導電形の埋込みコレク
タ層を形成し、それをとり囲むように第１導電形の埋込
み素子分離層を形成し、第２導電形のエピタキシャル層
を形成する工程と、上記エピタキシャル層上の第１主面
のベース引き出し電極、コレクタ補償領域、第２主面の
ベースエミッタ、コレクタ領域、及びそれらを囲む素子
分離領域以外に、耐シリコンエッチング性かつ、耐酸化
性を持つ膜を形成し、この状態で上記エピタキシャル層
を異方性エッチングを行ない、エッチング溝を形成し、
この際、第２エピタキシャル主面のコレクタ領域と、素
子分離領域のエッチング溝は、他のエッチング溝より深
く形成し、上記エッチング溝の側壁に、シリコン酸化膜
とシリコン窒化膜を形成する工程と、上記第１エピタキ
シャル主面の上記コレクタ補償領域と、上記第２エピタ
キシャル主面のベース領域以外のエッチング溝内に第１
導電形のエピタキシャル層とオーミック接続する電極を
形成する工程と、上記電極の露出部分を酸化し、素子分
離領域と、第１エピタキシャル主面内にグラフトベー
ス、第２エピタキシャル主面内に、エミッタ、ベース領
域を形成する工程と、上記グラフトベース領域と隣接す
る上記耐シリコンエッチング、耐酸化性膜を除去し、そ
の開口部に上記グラフトベース領域と導通する第１導電
形の不純物を導入して、真性ベース領域を形成し、上記
第１エピタキシャル主面内のコレクタ補償領域と、第２
エピタキシャル主面内のベース、エミッタコレクタ領域
上に開口を形成する工程と、上記、第１、第２エピタキ
シャル主面内のベース、エミッタ、コレクタ領域とオー
ミック接続する電極を夫々形成することを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056401A JPH05218319A (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056401A JPH05218319A (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218319A true JPH05218319A (ja) | 1993-08-27 |
Family
ID=13026175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4056401A Pending JPH05218319A (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218319A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11355585B2 (en) | 2019-10-01 | 2022-06-07 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor |
| US11404540B2 (en) | 2019-10-01 | 2022-08-02 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor |
| US11563084B2 (en) | 2019-10-01 | 2023-01-24 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor |
-
1992
- 1992-02-06 JP JP4056401A patent/JPH05218319A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11355585B2 (en) | 2019-10-01 | 2022-06-07 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor |
| US11404540B2 (en) | 2019-10-01 | 2022-08-02 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor |
| US11563084B2 (en) | 2019-10-01 | 2023-01-24 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor |
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