JPH05218421A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH05218421A JPH05218421A JP1798192A JP1798192A JPH05218421A JP H05218421 A JPH05218421 A JP H05218421A JP 1798192 A JP1798192 A JP 1798192A JP 1798192 A JP1798192 A JP 1798192A JP H05218421 A JPH05218421 A JP H05218421A
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Abstract
(57)【要約】
【目的】 本発明は，絶縁性基板上のＭＩＳ型半導体装
置の製造方法に関し，ＭＩＳＦＥＴの特性を改善するた
めのゲート構造を得ることを目的とする。 【構成】 半導体層内にＳＩＭＯＸ法等により絶縁膜を
形成して，ＳＯＩ構造とする工程と，半導体層上に半導
体層をエピタキシャル成長等により積層する工程と, 半
導体層内に選択的に絶縁膜を形成する工程と, 半導体層
内に選択的に不純物をドープする工程とを繰り返して,
絶縁性基板上に積層して島状に形成された半導体層の中
心部に，絶縁層を介して四方がゲート拡散層で囲まれた
チャネル層を有し, チャネル層の両端がソース・ドレイ
ン拡散層と接してなるように構成する。
置の製造方法に関し，ＭＩＳＦＥＴの特性を改善するた
めのゲート構造を得ることを目的とする。 【構成】 半導体層内にＳＩＭＯＸ法等により絶縁膜を
形成して，ＳＯＩ構造とする工程と，半導体層上に半導
体層をエピタキシャル成長等により積層する工程と, 半
導体層内に選択的に絶縁膜を形成する工程と, 半導体層
内に選択的に不純物をドープする工程とを繰り返して,
絶縁性基板上に積層して島状に形成された半導体層の中
心部に，絶縁層を介して四方がゲート拡散層で囲まれた
チャネル層を有し, チャネル層の両端がソース・ドレイ
ン拡散層と接してなるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ基板上の半導体集
積回路の製造方法に関し，ＭＯＳＦＥＴの特性を改善す
るためのゲート電極の製造方法に関する。
積回路の製造方法に関し，ＭＯＳＦＥＴの特性を改善す
るためのゲート電極の製造方法に関する。
【０００２】高度情報処理社会はますます発達してお
り，より高速なコンピュータの存在が必要となる。この
為にはコンピュータの基本部品である集積回路素子の高
速化，延いては，これら集積回路素子の基板要素である
ＭＯＳトランジスタの微細化，高速化が望まれている。
り，より高速なコンピュータの存在が必要となる。この
為にはコンピュータの基本部品である集積回路素子の高
速化，延いては，これら集積回路素子の基板要素である
ＭＯＳトランジスタの微細化，高速化が望まれている。
【０００３】本発明は，こうした産業上の分野において
利用されるものである。
利用されるものである。
【０００４】
【従来の技術】図３は従来例の説明図である。図におい
て，11はSiO2膜, 12はSi層, 13は開口部（予定領域),
13' は開口部( オーバーエッチ),14はチャネル層, 15は
ソース・ドレイン拡散層, 16は下側ゲートポリSi電極,
17は下側ゲートSiO2膜, 18は上側ゲートSiO2膜, 19は上
側ゲートポリSi電極, 20はSiO2膜, 21はＣＶＤ・SiO
2膜，22はＰＳＧ膜，23はソース・ドレインAl電極であ
る。
て，11はSiO2膜, 12はSi層, 13は開口部（予定領域),
13' は開口部( オーバーエッチ),14はチャネル層, 15は
ソース・ドレイン拡散層, 16は下側ゲートポリSi電極,
17は下側ゲートSiO2膜, 18は上側ゲートSiO2膜, 19は上
側ゲートポリSi電極, 20はSiO2膜, 21はＣＶＤ・SiO
2膜，22はＰＳＧ膜，23はソース・ドレインAl電極であ
る。
【０００５】従来は図３（ａ）に１個のSi層12を断面図
で示すように，SiO2膜11等の絶縁物上のSi層12等の半導
体基板を複数の島状に加工し，この各々の島状のSi層12
のほぼ中心部の下のSiO2膜を図３（ｂ）に断面図で，図
３（ｃ）に平面図で示すように，一部を除去してゲート
電極形成部の予定領域に図示しない Si3N4膜等のマスク
を用いて開口部形成する。
で示すように，SiO2膜11等の絶縁物上のSi層12等の半導
体基板を複数の島状に加工し，この各々の島状のSi層12
のほぼ中心部の下のSiO2膜を図３（ｂ）に断面図で，図
３（ｃ）に平面図で示すように，一部を除去してゲート
電極形成部の予定領域に図示しない Si3N4膜等のマスク
を用いて開口部形成する。
【０００６】その後，図３（ｃ）にデバイス完成品の断
面図で示すように，SiO2膜，ＰＳＧ膜等の絶縁物を酸
化，或いはデポジションにより形成し，ポリSi膜やAl膜
等の導体，或いは半導体膜をデポジションし，その導
体，或いは半導体膜を加工してゲート電極を形成してい
た。
面図で示すように，SiO2膜，ＰＳＧ膜等の絶縁物を酸
化，或いはデポジションにより形成し，ポリSi膜やAl膜
等の導体，或いは半導体膜をデポジションし，その導
体，或いは半導体膜を加工してゲート電極を形成してい
た。
【０００７】
【発明が解決しようとする課題】従って，従来の製造方
法によるＭＯＳトランジスタでは，下の穴をマスクを用
いて，Si層の下をえぐる為に等方性エッチングにより開
けているために，どうしてもオーバーエッチとなり，当
初予定領域13よりオーバーエッチの開口部13' となり,
後で形成する上側のゲート電極19の寸法より, 下側のゲ
ート電極16はオーバーエッチの分だけ大きな面積とな
り, 精度良く製作するのがむずかしく，上下のゲート電
極16,19 がずれて形成されてしまう問題点があった。
法によるＭＯＳトランジスタでは，下の穴をマスクを用
いて，Si層の下をえぐる為に等方性エッチングにより開
けているために，どうしてもオーバーエッチとなり，当
初予定領域13よりオーバーエッチの開口部13' となり,
後で形成する上側のゲート電極19の寸法より, 下側のゲ
ート電極16はオーバーエッチの分だけ大きな面積とな
り, 精度良く製作するのがむずかしく，上下のゲート電
極16,19 がずれて形成されてしまう問題点があった。
【０００８】これを防止するために，通常は上部の電極
を大きく形成する必要があった。このようにすると，ゲ
ート電極の浮遊容量が増加し，高速動作の向上が困難と
なっていた。
を大きく形成する必要があった。このようにすると，ゲ
ート電極の浮遊容量が増加し，高速動作の向上が困難と
なっていた。
【０００９】
【課題を解決するための手段】図１に本発明の原理説明
図，図２は本発明の工程順模式断面図を示す。図におい
て，１は絶縁性基板，２，2A〜2Eは半導体層，３は絶縁
層，3Aは下層絶縁層, 3Bは下側ゲート絶縁層, 3Cは側面
ゲート絶縁層, 3Dは上側ゲート絶縁層, 3Eは上層絶縁
層, ４はゲート拡散層，4Aは下側ゲート拡散層, 4B〜4D
は側面ゲート拡散層, 4Eは上側ゲート拡散層, ５はチャ
ネル層，６, 6A〜6Cはソース・ドレイン拡散層である。
図，図２は本発明の工程順模式断面図を示す。図におい
て，１は絶縁性基板，２，2A〜2Eは半導体層，３は絶縁
層，3Aは下層絶縁層, 3Bは下側ゲート絶縁層, 3Cは側面
ゲート絶縁層, 3Dは上側ゲート絶縁層, 3Eは上層絶縁
層, ４はゲート拡散層，4Aは下側ゲート拡散層, 4B〜4D
は側面ゲート拡散層, 4Eは上側ゲート拡散層, ５はチャ
ネル層，６, 6A〜6Cはソース・ドレイン拡散層である。
【００１０】上記の上下のゲート拡散層のずれは，上下
の拡散層をリソグラフィ技術により形成することで解決
できる。このため，本発明では，半導体層に積層したSi
層を用い，Si層中にＳＩＭＯＸ(Separation by Implant
ed Oxygen)法により酸素を注入して，SiO2層を形成し，
三次元構造とする。
の拡散層をリソグラフィ技術により形成することで解決
できる。このため，本発明では，半導体層に積層したSi
層を用い，Si層中にＳＩＭＯＸ(Separation by Implant
ed Oxygen)法により酸素を注入して，SiO2層を形成し，
三次元構造とする。
【００１１】その際，リソグラフィ技術によりSi層とSi
O2層の領域を二次元的に所望領域に画定して形成する。
またSi層の積層はSi層を順次エピタキシャル成長させ
る。
O2層の領域を二次元的に所望領域に画定して形成する。
またSi層の積層はSi層を順次エピタキシャル成長させ
る。
【００１２】この二つの工程を繰り返すことにより，Si
と，SiO2膜或いは Si3N4膜の三次元的な積層構造を作
り，島状Si層の上下左右のゲート拡散層を精度良く形成
することができる。
と，SiO2膜或いは Si3N4膜の三次元的な積層構造を作
り，島状Si層の上下左右のゲート拡散層を精度良く形成
することができる。
【００１３】尚，島状半導体層の形成はエピタキシャル
成長法，半導体薄膜基板張り付け法等が利用でき，絶縁
層の形成はＳＩＭＯＸ法，ＬＯＣＯＳ法等が利用でき
る。即ち，本発明の目的は，図１に絶縁性基板上に形成
された島状の半導体層を斜視図，及びＸ軸方向，Ｙ軸方
向の断面図で示すように，絶縁性基板１上に積層して島
状に形成された半導体層２の中心部に、絶縁層３を介し
て四方がゲート拡散層４で囲まれたチャネル層５を有
し, 該チャネル層５の両端がソース・ドレイン拡散層６
と接してなることを特徴とするＭＩＳ型半導体装置によ
り，また，図２（ａ）に示すように，絶縁性基板１上
に, 島状の一導電型の第１の半導体層 2A を形成する工
程と,図２（ｂ）に示すように，該第１の半導体層 2A
内に下側ゲート拡散層 4A を画定する下層絶縁層 3A を
選択的に形成する工程と, 該第１の半導体層 2A 内に不
純物をドープして下側ゲート拡散層4Aを形成する工程
と，図２（ｃ）に示すように，該第１の半導体層 2A 上
に一導電型の第２の半導体層 2B を積層する工程と, 該
第２の半導体層 2B 内に側面ゲート拡散層 4B を画定す
る下側ゲート絶縁層 3B を選択的に形成する工程と, 該
第２の半導体層 2A内に不純物をドープして側面ゲート
拡散層4Bを形成する工程と,図２（ｄ）に示すように，
該第２の半導体層 2B 上に一導電型の第３の半導体層 2
C を積層する工程と, 該第３の半導体層 2C 内に側面ゲ
ート拡散層 4C と,チャネル層５及びソース・ドレイン
拡散層 6A を画定する側面ゲート絶縁層 3Cを選択的に
形成する工程と, 該第３の半導体層 2C 内に不純物を選
択的にドープして側面ゲート拡散層 4C を形成する工程
と, 該第３の半導体層 2C 内に反対導電型の不純物を選
択的にドープしてソース・ドレイン拡散層 6A を形成す
る工程と,図２（ｄ）に示すように，該第３の半導体層
2C 上に一導電型の第４の半導体層 2D を積層する工程
と, 該第４の半導体層 2D 内に側面ゲート拡散層 4D
と,ソース・ドレイン拡散層 6B を画定する上側ゲート
絶縁層 3D を選択的に形成する工程と, 該第４の半導体
層 2D 内に不純物を選択的にドープして側面ゲート拡散
層 4D を形成する工程と, 該第４の半導体層 2D 内に反
対導電型の不純物を選択的にドープしてソース・ドレイ
ン拡散層 6B を形成する工程と,図２（ｅ）に示すよう
に，該第４の半導体層 2D 上に一導電型の第５の半導体
層 2E を積層する工程と, 該第５の半導体層 2E 内に上
側ゲート拡散層 4E と,ソース・ドレイン拡散層 5C を
画定する上層絶縁層 3E を選択的に形成する工程と, 該
第５の半導体層 2E 内に不純物を選択的にドープして上
側ゲート拡散層 4E を形成する工程と, 該第５の半導体
層 2E 内に反対導電型の不純物を選択的にドープしてソ
ース・ドレイン拡散層 6C を形成する工程とを含むこと
により達成される。
成長法，半導体薄膜基板張り付け法等が利用でき，絶縁
層の形成はＳＩＭＯＸ法，ＬＯＣＯＳ法等が利用でき
る。即ち，本発明の目的は，図１に絶縁性基板上に形成
された島状の半導体層を斜視図，及びＸ軸方向，Ｙ軸方
向の断面図で示すように，絶縁性基板１上に積層して島
状に形成された半導体層２の中心部に、絶縁層３を介し
て四方がゲート拡散層４で囲まれたチャネル層５を有
し, 該チャネル層５の両端がソース・ドレイン拡散層６
と接してなることを特徴とするＭＩＳ型半導体装置によ
り，また，図２（ａ）に示すように，絶縁性基板１上
に, 島状の一導電型の第１の半導体層 2A を形成する工
程と,図２（ｂ）に示すように，該第１の半導体層 2A
内に下側ゲート拡散層 4A を画定する下層絶縁層 3A を
選択的に形成する工程と, 該第１の半導体層 2A 内に不
純物をドープして下側ゲート拡散層4Aを形成する工程
と，図２（ｃ）に示すように，該第１の半導体層 2A 上
に一導電型の第２の半導体層 2B を積層する工程と, 該
第２の半導体層 2B 内に側面ゲート拡散層 4B を画定す
る下側ゲート絶縁層 3B を選択的に形成する工程と, 該
第２の半導体層 2A内に不純物をドープして側面ゲート
拡散層4Bを形成する工程と,図２（ｄ）に示すように，
該第２の半導体層 2B 上に一導電型の第３の半導体層 2
C を積層する工程と, 該第３の半導体層 2C 内に側面ゲ
ート拡散層 4C と,チャネル層５及びソース・ドレイン
拡散層 6A を画定する側面ゲート絶縁層 3Cを選択的に
形成する工程と, 該第３の半導体層 2C 内に不純物を選
択的にドープして側面ゲート拡散層 4C を形成する工程
と, 該第３の半導体層 2C 内に反対導電型の不純物を選
択的にドープしてソース・ドレイン拡散層 6A を形成す
る工程と,図２（ｄ）に示すように，該第３の半導体層
2C 上に一導電型の第４の半導体層 2D を積層する工程
と, 該第４の半導体層 2D 内に側面ゲート拡散層 4D
と,ソース・ドレイン拡散層 6B を画定する上側ゲート
絶縁層 3D を選択的に形成する工程と, 該第４の半導体
層 2D 内に不純物を選択的にドープして側面ゲート拡散
層 4D を形成する工程と, 該第４の半導体層 2D 内に反
対導電型の不純物を選択的にドープしてソース・ドレイ
ン拡散層 6B を形成する工程と,図２（ｅ）に示すよう
に，該第４の半導体層 2D 上に一導電型の第５の半導体
層 2E を積層する工程と, 該第５の半導体層 2E 内に上
側ゲート拡散層 4E と,ソース・ドレイン拡散層 5C を
画定する上層絶縁層 3E を選択的に形成する工程と, 該
第５の半導体層 2E 内に不純物を選択的にドープして上
側ゲート拡散層 4E を形成する工程と, 該第５の半導体
層 2E 内に反対導電型の不純物を選択的にドープしてソ
ース・ドレイン拡散層 6C を形成する工程とを含むこと
により達成される。
【００１４】
【作用】以上説明したように，本発明によれば，島状半
導体層の上下左右のゲート拡散層を精度良く形成するこ
とができ，寄生容量の小さいゲート拡散層を形成するこ
とができる。
導体層の上下左右のゲート拡散層を精度良く形成するこ
とができ，寄生容量の小さいゲート拡散層を形成するこ
とができる。
【００１５】
【実施例】図２はｎチャネルＭＯＳＦＥＴトランジスタ
についての本発明の一つの実施例の工程順の説明図であ
る。
についての本発明の一つの実施例の工程順の説明図であ
る。
【００１６】各工程毎に，左側が積層された１個の半導
体層の斜視図，中央がその上面の平面図，右側が半導体
層中心部の断面図を示す。絶縁性基板１としてSiO2膜を
被覆したSi基板，半導体層２としてｐ型Si層，絶縁層３
としてSiO2層，ゲート拡散層４として砒素ドープのｎ+
型ゲート拡散層，チャネル層５としてｐ型Si層, ソース
・ドレイン層６として砒素ドープのｎ+ 型ソース・ドレ
イン層を用いた。
体層の斜視図，中央がその上面の平面図，右側が半導体
層中心部の断面図を示す。絶縁性基板１としてSiO2膜を
被覆したSi基板，半導体層２としてｐ型Si層，絶縁層３
としてSiO2層，ゲート拡散層４として砒素ドープのｎ+
型ゲート拡散層，チャネル層５としてｐ型Si層, ソース
・ドレイン層６として砒素ドープのｎ+ 型ソース・ドレ
イン層を用いた。
【００１７】また，第２〜第５の半導体層2B〜 2E の積
層はエピタキシャルの選択成長，絶縁膜３の形成はすべ
てＳＩＭＯＸ法により行った。上記の製造条件により，
図１（ａ）に示すように，８インチのSi基板にSiO2膜を
１μｍの厚さに被覆し，その上に, ｐ型Si基板を張り付
け，精密研磨により第１の半導体層2Aを0.1 μｍの厚さ
に仕上げる。その後, レジストをマスクとしてパターニ
ングによりエッチングして数千個の島状のSi層を形成す
る。そして，図２（ｂ）に示すように，ＳＩＭＯＸ法に
より，Si基板を 650℃に加熱し, 酸素イオンを加速電圧
30KeV, ドーズ量 3.0x1018 ／cm2 の条件で注入して下
側のSiO2膜3Aを形成した。ピーク位置は表面0.05μｍ,
幅は0.09μｍである。続いて, イオン注入法により, 例
えば, 砒素イオン(As + ) を加速電圧15KeV,ドーズ量1x
10 15／cm2 の条件で注入して, 下側のゲート拡散層4A A
形成する。
層はエピタキシャルの選択成長，絶縁膜３の形成はすべ
てＳＩＭＯＸ法により行った。上記の製造条件により，
図１（ａ）に示すように，８インチのSi基板にSiO2膜を
１μｍの厚さに被覆し，その上に, ｐ型Si基板を張り付
け，精密研磨により第１の半導体層2Aを0.1 μｍの厚さ
に仕上げる。その後, レジストをマスクとしてパターニ
ングによりエッチングして数千個の島状のSi層を形成す
る。そして，図２（ｂ）に示すように，ＳＩＭＯＸ法に
より，Si基板を 650℃に加熱し, 酸素イオンを加速電圧
30KeV, ドーズ量 3.0x1018 ／cm2 の条件で注入して下
側のSiO2膜3Aを形成した。ピーク位置は表面0.05μｍ,
幅は0.09μｍである。続いて, イオン注入法により, 例
えば, 砒素イオン(As + ) を加速電圧15KeV,ドーズ量1x
10 15／cm2 の条件で注入して, 下側のゲート拡散層4A A
形成する。
【００１８】次に, 図２（ｃ）に示すように，第２のSi
層2Bを0.05μｍの厚さに積層する。そして, 側面ゲート
拡散層4Bを画定する下側ゲートSiO2層3BをＳＩＭＯＸ法
により，Si基板を 650℃に加熱して, 酸素イオン(O+ )
を加速電圧 15KeV, ドーズ量1.5x1018 ／cm2 の条件で
注入して下側のゲートSiO2膜3Bを形成する。ピーク位置
は表面0.025 μｍ, 幅は0.045 μｍである。その後, 第
２のSi層2A内にイオン注入法により, 例えば, 砒素イオ
ン(As + ) を加速電圧15KeV,ドーズ量1x1015／cm2 の条
件で注入して, 側面ゲート拡散層4Bを形成する。
層2Bを0.05μｍの厚さに積層する。そして, 側面ゲート
拡散層4Bを画定する下側ゲートSiO2層3BをＳＩＭＯＸ法
により，Si基板を 650℃に加熱して, 酸素イオン(O+ )
を加速電圧 15KeV, ドーズ量1.5x1018 ／cm2 の条件で
注入して下側のゲートSiO2膜3Bを形成する。ピーク位置
は表面0.025 μｍ, 幅は0.045 μｍである。その後, 第
２のSi層2A内にイオン注入法により, 例えば, 砒素イオ
ン(As + ) を加速電圧15KeV,ドーズ量1x1015／cm2 の条
件で注入して, 側面ゲート拡散層4Bを形成する。
【００１９】図２（ｄ）に示すように，第２のSi層2B上
にｎ型の第３のSi層2Cを0.1 μｍの厚さにエピタキシャ
ル成長する。続いて, 第３のSi層2C内に側面ゲート拡散
層4Cと, チャネル層５及びソース・ドレイン拡散層6Aを
画定する側面ゲートSiO2層3Cを図２（ｂ）で説明したＳ
ＩＭＯＸ法と同じ条件で選択的に形成する。
にｎ型の第３のSi層2Cを0.1 μｍの厚さにエピタキシャ
ル成長する。続いて, 第３のSi層2C内に側面ゲート拡散
層4Cと, チャネル層５及びソース・ドレイン拡散層6Aを
画定する側面ゲートSiO2層3Cを図２（ｂ）で説明したＳ
ＩＭＯＸ法と同じ条件で選択的に形成する。
【００２０】第３の半導体層2C内に砒素を図示しないレ
ジスト膜をマスクとして選択的に図２（ｂ）で説明した
イオン注入法と同じ条件で注入して側面ゲート拡散層4C
及びソース・ドレイン拡散層6Aを形成する。
ジスト膜をマスクとして選択的に図２（ｂ）で説明した
イオン注入法と同じ条件で注入して側面ゲート拡散層4C
及びソース・ドレイン拡散層6Aを形成する。
【００２１】図２（ｅ）に示すように，第３のSi層2C上
にｎ型の第４のSi層2Dを0.05μｍの厚さにエピタキシャ
ル成長する。続いて, 第４のSi層2D内に側面ゲート拡散
層4Dと, ソース・ドレイン拡散層6Bを画定する上側ゲー
トSiO2層3Dを図２（ｂ）で説明したＳＩＭＯＸ法と同じ
条件で選択的に形成する。そして, 第４のSi層2D内に側
面ゲート拡散層4Dを前述と同様の方法で形成する。
にｎ型の第４のSi層2Dを0.05μｍの厚さにエピタキシャ
ル成長する。続いて, 第４のSi層2D内に側面ゲート拡散
層4Dと, ソース・ドレイン拡散層6Bを画定する上側ゲー
トSiO2層3Dを図２（ｂ）で説明したＳＩＭＯＸ法と同じ
条件で選択的に形成する。そして, 第４のSi層2D内に側
面ゲート拡散層4Dを前述と同様の方法で形成する。
【００２２】第４のSi層2D内に硼素を選択的にイオン注
入してソース・ドレイン拡散層6Bを前述と同様の方法で
形成する。図２（ｆ）に示すように，第４のSi層2D上に
ｎ型の第５のSi層2Eを 1.0μｍの厚さにエピタキシャル
成長する。続いて, 第５のSi層2E内に上側ゲート拡散層
4Eと, ソース・ドレイン拡散層5Cを画定する上層SiO2層
3Eを前述と同様の方法で選択的に形成する。そして, 第
５のSi層2E内に砒素を前述と同様の方法で選択的にイオ
ン注入してソース・ドレイン拡散層6Cを形成する。
入してソース・ドレイン拡散層6Bを前述と同様の方法で
形成する。図２（ｆ）に示すように，第４のSi層2D上に
ｎ型の第５のSi層2Eを 1.0μｍの厚さにエピタキシャル
成長する。続いて, 第５のSi層2E内に上側ゲート拡散層
4Eと, ソース・ドレイン拡散層5Cを画定する上層SiO2層
3Eを前述と同様の方法で選択的に形成する。そして, 第
５のSi層2E内に砒素を前述と同様の方法で選択的にイオ
ン注入してソース・ドレイン拡散層6Cを形成する。
【００２３】この後, Si基板全体を窒素中, 1,100 ℃で
２時間の熱処理を行い，注入した酸素を活性かして，半
導体層２の中にSiO2膜３を三次元的に形成する。この
後, 図示しないが，全て島状のSi層を覆って, Si基板上
にカバーSiO2膜を被覆しＳＯＧ膜等で基板上を平坦化
し，ゲート拡散層４，ソース・ドレイン拡散層６上のSi
O2膜にスルーホールを開口し，Al電極をスパッタ法によ
り被覆しパターニングして，ゲート電極，ソースドレイ
ン電極配線を形成し，三次元のＭＯＳＦＥＴをSiO2膜１
上に完成する。
２時間の熱処理を行い，注入した酸素を活性かして，半
導体層２の中にSiO2膜３を三次元的に形成する。この
後, 図示しないが，全て島状のSi層を覆って, Si基板上
にカバーSiO2膜を被覆しＳＯＧ膜等で基板上を平坦化
し，ゲート拡散層４，ソース・ドレイン拡散層６上のSi
O2膜にスルーホールを開口し，Al電極をスパッタ法によ
り被覆しパターニングして，ゲート電極，ソースドレイ
ン電極配線を形成し，三次元のＭＯＳＦＥＴをSiO2膜１
上に完成する。
【００２４】
【発明の効果】以上説明したように，本発明によれば，
島状Si層の上下左右のゲート拡散層を精度良く形成する
ことができ，寄生容量の小さいゲート拡散層及び電極を
形成することができ，ＭＯＳＦＥＴの高速化に寄与する
ところが大きい。
島状Si層の上下左右のゲート拡散層を精度良く形成する
ことができ，寄生容量の小さいゲート拡散層及び電極を
形成することができ，ＭＯＳＦＥＴの高速化に寄与する
ところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式説明図
【図３】 従来例の説明図
１ 絶縁性基板 ２，2A〜2E 半導体層 ３ 絶縁層 3A 下層絶縁層 3B 下側ゲート絶縁層 3C 側面ゲート絶縁層 3D 上側ゲート絶縁層 3E 上層絶縁層 ４ ゲート拡散層 4A 下側ゲート拡散層 4B〜4D 側面ゲート拡散層 4E 上側ゲート拡散層 ５ チャネル層 ６, 6A〜6C ソース・ドレイン拡散層
Claims (1)
- 【請求項１】 絶縁性基板(1) 上に, 島状の一導電型の
第１の半導体層(2A)を形成する工程と, 該第１の半導体層(2A)内に下側ゲート拡散層(4A)を画定
する下層絶縁層(3A)を選択的に形成する工程と, 該第１の半導体層(2A)内に不純物をドープして下側ゲー
ト拡散層 (4A)を形成する工程と， 該第１の半導体層(2A)上に一導電型の第２の半導体層(2
B)を積層する工程と, 該第２の半導体層(2B)内に側面ゲート拡散層(4B)を画定
する下側ゲート絶縁層(3B)を選択的に形成する工程と, 該第２の半導体層(2A)内に不純物をドープして側面ゲー
ト拡散層 (4B)を形成する工程と, 該第２の半導体層(2B)上に一導電型の第３の半導体層(2
C)を積層する工程と, 該第３の半導体層(2C)内に側面ゲート拡散層(4C)と, チ
ャネル層(5) 及びソース・ドレイン拡散層(6A)を画定す
る側面ゲート絶縁層(3C)を選択的に形成する工程と, 該第３の半導体層(2C)内に不純物を選択的にドープして
側面ゲート拡散層(4C)を形成する工程と, 該第３の半導体層(2C)内に反対導電型の不純物を選択的
にドープしてソース・ドレイン拡散層(6A)を形成する工
程と, 該第３の半導体層(2C)上に一導電型の第４の半導体層(2
D)を積層する工程と, 該第４の半導体層(2D)内に側面ゲート拡散層(4D)と, ソ
ース・ドレイン拡散層(6B)を画定する上側ゲート絶縁層
(3D)を選択的に形成する工程と, 該第４の半導体層(2D)内に不純物を選択的にドープして
側面ゲート拡散層(4D)を形成する工程と, 該第４の半導体層(2D)内に反対導電型の不純物を選択的
にドープしてソース・ドレイン拡散層(6B)を形成する工
程と, 該第４の半導体層(2D)上に一導電型の第５の半導体層(2
E)を積層する工程と, 該第５の半導体層(2E)内に上側ゲート拡散層(4E)と, ソ
ース・ドレイン拡散層(5C)を画定する上層絶縁層(3E)を
選択的に形成する工程と, 該第５の半導体層(2E)内に不純物を選択的にドープして
上側ゲート拡散層(4E)を形成する工程と, 該第５の半導体層(2E)内に反対導電型の不純物を選択的
にドープしてソース・ドレイン拡散層(6C)を形成する工
程とを含むことを特徴とするＭＩＳ型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1798192A JPH05218421A (ja) | 1992-02-04 | 1992-02-04 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1798192A JPH05218421A (ja) | 1992-02-04 | 1992-02-04 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218421A true JPH05218421A (ja) | 1993-08-27 |
Family
ID=11958902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1798192A Withdrawn JPH05218421A (ja) | 1992-02-04 | 1992-02-04 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5989974A (en) * | 1997-05-30 | 1999-11-23 | Nec Corporation | Method of manufacturing a semiconductor device |
| US7435653B2 (en) | 2003-12-11 | 2008-10-14 | International Business Machines Corporation | Methods for forming a wrap-around gate field effect transistor |
-
1992
- 1992-02-04 JP JP1798192A patent/JPH05218421A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5989974A (en) * | 1997-05-30 | 1999-11-23 | Nec Corporation | Method of manufacturing a semiconductor device |
| US7435653B2 (en) | 2003-12-11 | 2008-10-14 | International Business Machines Corporation | Methods for forming a wrap-around gate field effect transistor |
| US7560347B2 (en) | 2003-12-11 | 2009-07-14 | International Business Machines Corporation | Methods for forming a wrap-around gate field effect transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |