JPH052239B2 - - Google Patents

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明は、CPU（中央処理装置）制御による
カラーデイスプレイ装置等に使用する表示コント
ローラに関する。 「従来の技術」 一般に、CPU制御によるカラーデイスプレイ
装置において画像表示を行う場合は、予め
VRAM（ビデオRAM）内に表示ドツト対応でカ
ラーコードを記憶させておき、このカラーコード
を読み出し、カラールツクアツプテーブル（以
下、LUTと称する）によつてＲ（レツド）、Ｇ（グ
リーン）、Ｂ（ブルー）カラーデータに変換し、こ
のカラーデータを更にＲ，Ｇ，Ｂカラー信号（ア
ナログ信号）に変換して、同期信号と共にCRT
カラー表示装置へ出力する。 「発明が解決しようとする問題点」 ところで、従来のこの種のカラーデイスプレイ
装置は、単にVRAMのカラーコードをＲ，Ｇ，
Ｂカラー信号に変換して表示するだけであり、こ
のため、表示の自由度が低く、また、画像変更の
都度CPUがVRAM内のデータを書き換えなけれ
ばならないことから、CPUの負担が大きい欠点
があつた。 この発明は上述した事情に鑑みてなされたもの
で、従来以上に多彩な画像表示をすることがで
き、しかも、CPU負担を従来より小さくするこ
とができる表示コントローラを提供することを目
的としている。 「問題点を解決するための手段」 この発明による表示コントローラは、表示ドツ
トに対応したカラーデータおよび表示修飾データ
が記憶される記憶手段と、前記記憶手段からカラ
ーデータおよび表示修飾データをドツトクロツク
に同期して順次読み出す読み出し手段と、前記読
み出し手段によつて読み出された表示修飾データ
が特定のデータである場合に、前記読み出し手段
によつて読み出されたカラーデータに対し、該カ
ラーデータに対応したドツトよりも１ドツトクロ
ツクタイミング前に表示されるべきドツトのカラ
ーデータを用いた演算処理を施し、この演算処理
の結果を表示修飾されたカラーデータとして出力
する修飾手段と、前記修飾手段が出力するカラー
データをアナログ信号に変換してカラー表示装置
へ出力するデイジタル／アナログ変換器とを具備
することを特徴としている。 「実施例」 以下、図面を参照してこの発明の一実施例につ
いて説明する。第１図はこの発明の一実施例によ
る表示コントローラ１を用いたドツト表示による
カラーデイスプレイ装置の構成を示すブロツク図
である。以下、このデイスプレイ装置について詳
述する。 (1) 概略構成 第１図において、２はCPU、３はCPU２にお
いて用いられるプログラムが記憶されたROMお
よびデータ記憶用のRAMからなるメモリ、４は
ビデオデイスプレイプロセツサ（以下、VDPと
称す）、５はVRAMである。VDP４は、CPU２
からバスライン６を介して供給されるカラーコー
ドをVRAM５内に書き込み、また、書き込んだ
カラーコードを読み出し、ドツトデータDD７−
０（８ビツト）として表示コントローラ１へ順次
出力する。また、このVDP４は、同期信号
SYN・Ｉ、ブランキング信号BLANK、デイス
プレイタイミング信号DTMG、ページセレクト
信号PG−SELおよびドツトクロツクDCLKを
各々表示コントローラ１へ出力する。ここで、同
期信号SYN・ＩはCRT表示装置における表示の
同期をとるための信号、ブランキング信号
BLANKは画面表示期間において“１”、それ以
外の期間において“０”となる信号、デイスプレ
イタイミング信号DTMGは画像表示期間におい
て“１”、それ以外の期間において“０”となる
信号である。なお、画面表示期間と画像表示期間
とは異なる。すなわち、表示画面は画像表示領域
とボーダ領域とに分けられ、画像は画像表示領域
にのみ表示され、ボーダ領域は一色で表示され
る。画像表示期間とは、画像表示領域が走査され
る期間、また、画面表示期間とは画面（画像表示
領域およびボーダ領域）が走査される期間であ
る。また、ページセレクト信号PG−SELは、例
えば0.5秒“１”、0.5秒“０”を繰り返す信号、
ドツトクロツクDCLKは、表示画面の各ドツト表
示のタイミングを示す信号である。インターフエ
イス回路７は、CPU２と表示コントローラ１と
を接続するための回路である。表示コントローラ
１は、VDP４から供給されるドツトデータDD７
−０をＲ，Ｇ，Ｂカラーデータに変換し、次いで
これらのカラーデータをレツドカラー信号RS、
グリーンカラー信号GS、ブルーカラー信号BS
（いずれもアナログ信号）に変換し、CRT表示装
置８へ出力する。また、この表示コントローラ１
は信号YSおよび同期信号SYN・ＯをCRT表示
装置８へ出力する。なお、このコントローラ１に
おいて、端子Ｔ１はCPU２のデータバスに直接
接続されている。CRT表示装置８は、テレビジ
ヨン受像機の機能を有するカラー表示装置であ
り、表示コントローラ１から供給される信号YS
が“１”の時、同コントローラ１から供給される
レツドカラー信号RS、グリーンカラー信号GS、
ブルーカラー信号BSおよび同期信号SYN・Ｏに
基づいてカラー表示を行い、また、信号YSが
“０”の時は、テレビジヨン信号による表示を行
う。 (2) 表示コントローラ１の詳細構成 第２図〜第４図は各々表示コントローラ１の詳
細構成を示す回路図である。この表示コントロー
ラ１は大きく分けると、第２図に示す制御部と、
第３図に示すRAMアドレス形成部と、第４図に
示すデユアルポートRAM１１およびカラーデー
タ変換回路１２ｒ，１２ｇ，１２ｂに分けられ
る。以下、各部の構成を順次説明する。なお、各
部の動作については後に詳述する。 (2‐1) 制御部；第２図 この制御部は、主にCPU２と表示コントロー
ラ１との間のデータ授受の制御を行う回路であ
る。図において、１７は３ビツトのレジスタであ
り、そのロード端子Ｌへ供給されるドツトクロツ
クDCLKに基づいて入力データを読み込み、出力
端から出力する。このレジスタ１７は同期をとる
ためのレジスタである。すなわち、CPU２のク
ロツクパルスとVDP４から出力されるドツトク
ロツクDCLKとは同期がとられていない。したが
つて、CPU２のクロツクパルスに同期した信号
およびデータについては、ドツトクロツクDCLK
に同期した信号およびデータに直さなければなら
ない。レジスタ１７はこの目的で設けられたもの
である。また、同レジスタ１７の下方に示す
DFF（Ｄ型フリツプフロツプ）１８もこの目的で
設けられたものである。ポインタカウンタ１９
は、４ビツトのアツプカウンタであり、そのアツ
プ端子UPに供給される信号をアツプカウントし、
また、ロード端子Ｌへ信号が供給された時データ
WD３−０を読み込む。なお、データWD３−０
は、同図下部に示すレジスタ６０の出力の下位４
ビツトである。ライトデコーダ２０は、ポインタ
カウンタ１９の出力をデコードするもので、その
エネーブル端子ENへライトストローブWRSTが
供給された時のみエネーブル状態となり、デコー
ド結果をストローブ信号＄MW，…として出力す
る。同様に、リードデコーダ２１は、ポインタカ
ウンタ１９の出力をデコードし、そのデコード結
果をリードストローブRDSTが供給された時のみ
ストローブ信号＄MR…として出力する。２１，
２２はバツフアであり、その制御端子Ｃへ“１”
信号が供給された時は入力データをそのまま出力
端から出力し、また、“０”信号供給された時は
出力端がハイインピーダンス状態となる。また、
バツフア２７と端子Ｔ１とを接続するラインは８
ビツトの双方向バスである。レジスタ６０は、そ
のロード端子Ｌへ信号CSが供給された時、端子
Ｔ１に得られるデータ、すなわちCPU２のデー
タバスをデータの読み込み、レジスタ２４へ出力
する。レジスタ２４は、ライトストローブ
WRSTが供給された時レジスタ２３の出力デー
タを読み込み、データWDB７−０として出力す
る。モードレジスタ２５は、ストローブ信号
＄MDが供給された時データWDB５−０（デー
タWDB７−０の下位６ビツト）を読み込む６ビ
ツトのレジスタである。 (2‐2) RAMアドレス形成部：第３図 このRAMアドレス形成部は、ドツトデータ
（カラーコード）DD７−０を変換して新たなド
ツトデータDDa７−０とするブロツクＢ１と、
アドレスデータRWA７−０（８ビツト）および
BA１−０（２ビツト）を形成するブロツクＢ２
とから構成され、各データは各々デユアルポート
RAM１１（第４図）のアドレス端子AT２，AT
１へ供給される。 ブロツクＢ１において、３０，３１は各々４ビ
ツトのページレジスタ、３２はマルチプレクサで
ある。このマルチプレクサ３２は、その制御端子
Ｃへ“１”信号が供給された時、入力端＜１＞の
データを出力し、“０”信号が供給された時は、
入力端＜０＞のデータを出力する。３３は同期用
レジスタ、３４は４ビツトのベージマスレジス
タ、３５は同期用レジスタ、３６〜３９はマルチ
プレクサである。また、ブロツクＢ２において、
４１は同期用レジスタ、４２はマルチプレクサ、
４３はワードカウンタ、４４はバイトカウンタで
ある。これらのカウンタ４３，４４は各々、ロー
ド端子Ｌへ信号が供給された時データWDB７−
０，WDB１−０を読み込み、また、エネーブル
端子ENへ“１”信号が供給されている場合に、
アツプ端子UPの信号をアツプカウントする。ま
た、バイトカウンタ４４のキヤリイアウト信号
COがオアゲート４５の入力端へ供給されている。 (2‐3) デユアルポートRAM１１；第４図 このデユアルポートRAM１１は、カラーコー
ドをカラーデータに変換するLUTであり、1024
バイトのRAM１１ａと周辺回路とから構成され
ている。第５図はRAM１１ａの構成を示す図で
あり、このRAM１１ａの０〜３番地には各々、
カラーコード「０」に対応するＲ，Ｇ，Ｂカラー
データおよびアトリビユートビツト（各８ビツ
ト）が記憶され、４〜７番地には各カラーコード
「１」に対応するＲ，Ｇ，Ｂカラーデータおよび
アトリビユートビツトが記憶され、…、1020〜
1023番地には各々カラーコード「255」に対応す
るＲ，Ｇ，Ｂカラーデータおよびアトリビユート
ビツトが記憶されている。そして、デユアルポー
トRAM１１のアドレス端子AT２へ供給される
ドツトデータDDa７−０（カラーコード）に基
づいて、対応するＲ，Ｇ，Ｂカラーデータおよび
アトリビユートビツトが読み出され、Ｒ，Ｇ，Ｂ
カラーデータが各々出力端子Ｑ２〜Ｑ４からカラ
ーデータRD７−０，GD７−０，BD７−０とし
て出力され、また、アトリビユートビツトが出力
端子Ｑ５から出力される。この場合、アトリビユ
ートビツトの第７、第６ビツトがアトリビユート
データAD７，AD６として出力される。なお、
アトリビユートビツトの第５〜第０ビツトは、こ
の実施例においては使用されていない。また、ア
トリビユートビツトの機能については後に説明す
る。 このように、第４図に示すデユアルポート
RAM１１は、そのアドレス端子AT２にドツト
データDDa７−０を印加した場合に、Ｒ，Ｇ，
Ｂカラーデータおよびアトリビユートビツトが読
み出されるが、この読み出しと全く独立して、
RAM１１ａの書き込み／読み出しをバイト単位
で行うことができるようになつている。すなわ
ち、このデユアルポートRAM１１のアドレス端
子AT１へアドレスデータ（10ビツト）を印加
し、データ端子WDTへ８ビツトのデータを印加
し、そして、書き込み端子WTへパルス信号を印
加すれば、RAM１１ａの書き込みが行なわれ、
また、アドレス端子AT１へアドレスデータを印
加し、そして、読み出し端子RTへパルス信号を
印加すれば、該アドレスデータが示す番地内のデ
ータが読み出され、出力端子Ｑ１から出力され
る。前述したアドレスデータRWA７−０および
BA１−０は、上述した読み出し／書き込みの際
のアドレスを指定するデータであり、アドレスデ
ータRWA７−０がアドレス端子AT１の上位８
ビツトに、アドレスデータBA１−０が下位２ビ
ツトに各々印加される。 (2‐4) カラーデータ修飾回路１２ｒ，１２ｇ，
１２ｂ；第４図 このカラーデータ修飾回路１２ｒ〜１２ｂは
各々同一構成の回路であり、カラーデータRD７
−０，GD７−０，BD７−０をアトリビユート
信号ASに応じて修飾し、次いでこの修飾のデー
タをアナログ信号に変換し、カラー信号RS，
GS，BGSとして出力する。なおアトリビユート
ビツト信号ASとは、アトリビユートデータAD
７をレジスタ４６によつて、１ドツトクロツクタ
イミング（以下、単にタイミングという）遅延さ
せた信号である。 次に、カラーデータ修飾回路１２ｒにおいて、
４７ｒはカラーデータRD７−０を１タイミング
遅延させて出力するレジスタ、４８ｒは上記信号
ASによつて制御されるマルチプレクサ、４９ｒ
は加算回路、５０ｒはボーダ領域の色を決めるカ
ラーデータが書き込まれるボーダレジスタであ
る。５１ｒはマルチプレクサ、５２ｒはマルチプ
レクサ５１ｒの出力を１タイミング遅延させるレ
ジスタ、５３ｒはバツフア、５４はゲート回路で
ある。このゲート回路５４ｒは、その制御端子Ｃ
に“１”信号が印加された時開状態、“０”信号
が印加された時閉状態となる。５５ｒはDAC（デ
イジタル／アナログ変換器）であり、このDAC
５５ｒの出力がアンプ５６ｒを介して、カラー信
号RSとして出力される。 (3) 表示コントローラ１の動作 (3‐1) CPU２による書き込み時の動作 CPU２は、表示処理に先立つて表示コントロ
ーラ１内の各レジスタおよびデユアルポート
RAM１１の書き込みを行う。この書き込み時に
は、ライトデコーダ２０（第２図）からストロー
ブ信号が出力される。また、各レジスタ等にはレ
ジスタ番号が割り当てられている。このレジスタ
番号、ストローブ信号、書き込みが行なわれるレ
ジスタ等との関係は次の通りである。 ０ ＄MW……デユアルポートRAM１１ １ ＄MD……モードレジスタ２５（第２図） ２ ＄WA……ワードカウンタ４３（第３図） ３ ＄BA……バイトカウンタ４４（第３図） ４ ＄WA……ベージマスレジスタ３４（第３
図） ５ ＄Ｐ０……ページレジスタ３０（第３図） ６ ＄Ｐ１……ページレジスタ３１（第３図） ７ ＄BR……ボーダレジスタ５０ｒ（第４図） ８ ＄BG……ボーダレジスタ５０ｇ（第４図） ９ ＄BB……ボーダレジスタ５０ｂ（第４図） 次に、書き込み時の動作を説明する。なお、イ
ンターフエイス７（第１図）には、ポートアドレ
スとして２アドレス割り当てられている。以下、
これらのアドレスをポートアドレスPA０，PA１
とする。 (i) レジスタ個別書き込み動作 この動作は、上述したレジスタ２５，４３，…
５０ｂのいずれか１つにデータを書き込む場合の
動作である。この場合、CPU２は、まずポート
アドレスPA０をバスに出力し、次いでレジスタ
番号をデータバスに出力し、そして、書き込みパ
ルスを出力する（以下、第１の処理という）。ポ
ートアドレスPA０が出力されると、インターフ
エイス７がこれを検知し、信号AOとして“０”
を出力する。次いで、書き込みパルスが出力され
ると、インターフエイス７がリード／ライト信号
WRとして“１”を出力すると共に、書き込みパ
ルスと同タイミングでパルス信号CSを出力する。
パルス信号CSがインターフエイス７から出力さ
れると、この信号CSがレジスタ６０（第２図）
のロード端子Ｌへ供給され、これにより、データ
バス上のレジスタ番号がレジスタ６０に読み込ま
れ、ポインタカウンタ１９の入力端へ供給され
る。一方、信号AOが“０”、信号WRが“１”に
なると、アンドゲート６１（第２図）が開状態と
なり、パルス信号CSが同アンドゲート６１およ
び同期用レジスタ１７を介してポインタカウンタ
１９のロード端子Ｌへ印加される。これにより、
レジスタ６０に読み込まれたレジスタ番号が、ポ
インタカウンタ１９に読み込まれ、ライトデコー
ダ２０へ出力される。 次に、CPU２はポートレジスタPA１をアドレ
スバスへ出力し、次いで書き込みデータをデータ
バスへ出力し、そして、書き込みパルスを出力す
る（以下、第２の処理という）。インターフエイ
ス７は、ポートアドレスPA１を受け、信号AO
として“１”を出力し、また、書き込みパルスを
受け、リード／ライト信号WRとして“１”を出
力すると共に、パルス信号CSを出力する。パル
ス信号CSが出力されると、データバス上のデー
タがレジスタ６０に読み込まれる。また、信号
AO，WRが“１”になると、アンドゲート６２
が開状態となり、信号CSが同アンドゲート６２、
レジスタ１７を介して、ライトストローブ
WRSTとして出力される。このライトストロー
ブWRSTにより、レジスタ６０内のデータがレ
ジスタ２４内に読み込まれ、この読み込まれたデ
ータがレジスタ２５，４３…へ供給される。ま
た、ライトストローブWRSTが出力されると、
このストローブWRSTが出力されている間、ラ
イトデコーダ２０がエネーブル状態となり、ポイ
ンタカウンタ１９の出力に対応するストローブ信
号＄MW…がライトデコーダ２０から出力され
る。これにより、同ストローブ信号が印加される
レジスタ２５，４３…にレジスタ２４内のデータ
が読み込まれる。 (ii) レジスタ連続書き込み動作 この動作は、複数のレジスタ２５，４３…内に
データを連続して書き込む場合の動作である。こ
の場合、CPU２は、まず上記(i)で説明した処理
によつてモードレジスタ２５（第２図）内に第１
ビツトが“１”となるデータを書き込む。これに
より、同レジスタ２５から出力される信号AUT
−INCが“１”となり、この“１”信号がアンド
ゲート６３（第２図左上）へ供給され、同アンド
ゲート６３が開状態となる。次に、例えばレジス
タ番号「４」〜「９」の各レジスタ３４，３０…
５０ｂにはデータを書き込む場合は、CPU２が
上記(i)の処理によりレジスタ番号「４」のレジス
タ３４内にデータを書き込む。この書き込みが終
了した時点で、ポインタカウンタ１９内にはレジ
スタ番号「４」が保持される。次にCPU２は、
上記(i)の処理における第２の処理、すなわち、ポ
ートアドレスPA１の出力、レジスタ番号「５」
のレジスタ３０に書き込むべきデータの出力、書
き込みパルスの出力を行う。これにより、インタ
ーフエイス７から信号AO，WRとして“１”が
出力されると共に、パルス信号CSが出力され、
パルス信号CSによつて上記データがレジスタ６
０に読み込まれる。次いで、ライトストローブ
WRSTが出力され、このライトストローブ
WRSTによつて、レジスタ６０内のデータがレ
ジスタ２４に読み込まれる。また、ライトストロ
ーブWRSTは、オアゲート６４、アンドゲート
６３、レジスタ１７を介してポインタカウンタ１
９のアツプ端子UPへ供給され、これにより、ポ
インタカウンタ１９がインクリメントされ、その
カウント出力が「５」となり、このカウント出力
「５」がライトデコーダ２０へ供給される。この
結果、ライトストローブWRSTのタイミングで
ライトデコーダ２０からストローブ信号＄Ｐ０が
出力され、このストローブ信号＄Ｐ０によつてレ
ジスタ２４内のデータがレジスタ３０（第２図）
内に読み込まれる。 以下同様に、CPU２が、上記第２の処理によ
つてレジスタ３１，５０ｒ，５０ｇ，５０ｂ内に
書き込むべきデータを順次出力すると、これらの
データが順次各レジスタに書き込まれる。 (iii) RAM個別書き込み動作 この動作は、RAM１１ａのいずれか１つの番
地内にのみデータを書き込む場合の動作である。
この場合、CPU２はまずモードレジスタ２５の
第５ビツトに“０”を書き込む。これにより、信
号DIR−RDが“０”となる。信号DIR−RDが
“０”になると、マルチプレクサ４２（第３図）
の入力端子＜０＞のデータ、すなわち、ワードカ
ウンタ４３の出力データWA７−０が同マルチプ
レクサ４２からデータRWA７−０として出力さ
れ、デユアルポートRAM１１へ供給される。次
にCPU２は、RAM１１ａのデータ書き込みを行
うべきアドレスの下位２ビツトをバイトカウンタ
４４に書き込み、次いで上位８ビツトをワードカ
ウンタ４３に書き込む。これにより、同アドレス
がデユアルポートRAM１１のアドレス端子AT
１へ供給される。次にCPU２は、ポインタカウ
ンタ１９に「０」を書き込み（前記第１の処理）、
次いで、書き込みデータを出力する（第２の処
理）。このデータは、一旦レジスタ２４（第２図）
内に書き込まれ、次いでストローブ信号＄MWに
よつてRAM１１ａの当該番地内に書き込まれ
る。 (iv) RAM書き込み動作 デユアルポートRAM１１内に連続してデータ
を書き込む場合は、CPU２が、まずモードレジ
スタ２５の第０、第１、第５ビツトに各々“０”
を書き込む。これにより、信号FIX−BA，AUT
−INC，DIR−RDが“０”となる。信号FIX−
BAが“０”になると、インバータ６６（第３
図）の出力が“１”となり、バイトカウンタ４４
がエネーブル状態となり、また、オアゲート４５
がスルー状態となる。これにより、２個のカウン
タ４４，４３が１個の10ビツトのアツプカウンタ
に構成される。また、信号DIR−RDが“０”に
なると、マルチプレクサ４２（第３図）の入力端
子＜０＞のデータが同マルチプレクサ４２から出
力される。次にCPU２は、スタートアドレスの
下位２ビツトをバイトカウンタ４４に書き込み、
次いで上位８ビツトをワードカウンタ４３に書き
込む。例えば、RAM１１ａの全エリア（1024バ
イト）にデータを書き込む場合（以下、この場合
で説明する）は、カウンタ４４，４３に各々デー
タ「０」を書き込む。次にCPU２は、ポインタ
カウンタ１９に「０」を書き込み、次いでRAM
１１ａの第０番地に書き込むべきデータを出力す
る。このデータは、一旦レジスタ２４（第１図）
内に書き込まれ、次いでストローク信号＄MWに
よつてRAM１１ａの０番地に書き込まれる。ま
た、ストローブ信号＄MWはオアゲート６７（第
３図）を介してレジスタ４４，４３の各アツプ端
子UPへ供給される。これにより、カウンタ４４，
４３によつて構成される10ビツトのカウンタがイ
ンクリメントされる。以下、CPU２はRAM１１
ａの第１番地、第２番地…に書き込むべきデータ
を、前述した第２の処理によつて順次出力する。
これにより、RAM１１ａの各番地内に順次デー
タが書き込まれ、また、上述した10ビツトのカウ
ンタが順次インクリメントされる。 (3‐2) CPU２による読み出し時の動作 CPU２は、レジスタおよびデユアルポート
RAM１１内のデータを、随時、画像表示と無関
係に読み出すことができる。この読み出し時に
は、リードデコーダ２１（第２図）からストロー
ブ信号＄MR…が出力される。また、読み出し可
能なデータには予めデータ番号が割り当てられて
いる。このデータ番号、ストローブ信号、読み出
しデータの関係は次の通りである。 ０ ＄MR……デユアルポートRAM１１内のデ
ータ １ ＄ST……ステイタスデータ ２ ＄RR……ボーダレジスタ５２ｒ（第４図）
内のデータ ３ ＄RG……ボーダレジスタ５２ｇ（第４図）
内のデータ ４ ＄RB……ボーダレジスタ５２ｂ（第４図）
内のデータ ここで、ステイタスデータとは、信号DTMG
（第２図下部）、PG−SEL（第３図左部）、
BLANK３（第４図下部）の各状態を示すデータ
であり、これらの信号はバツフア２２（第２図）
の入力端へ印加されている。 次に、読み出し時の動作を説明する。 (i) データ個別読み出し動作 この動作は、データ番号「１」〜「４」のデー
タの内のいずれか１つを読み出す場合の動作であ
る。この場合、CPU２は、まず前述した第１の
処理によりポインタカウンタ１９内にデータ番号
を書き込む。次に、ポートアドレスPA１をアド
レスバスへ出力した後、読み出しパルスを出力す
る（以下、第３の処理と言う）。ポートアドレス
PA１が出力されると、インターフエイス７が信
号AOとして“１”を出力し、また、読み出しパ
ルスが出力されると、インターフエイス７が信号
WRとして“０”を出力すると共に、読み出しパ
ルスと同タイミングでパルス信号CSを出力する。
信号AOが“１”、信号WRが“０”になると、第
２図に示すアンドゲート６９が開状態となり、パ
ルス信号CSが同アンドゲート６９を通して出力
される。これにより、バツフア２７がスルー状態
となる。また、アンドゲート６９を通過したパル
ス信号は、同期用DFF１８を介して、リードス
トローブRDSTとして出力され、リードデコーダ
２１へ印加される。これにより、ポインタカウン
タ１９内のデータ番号に対応するストローブ信号
が同リードデコーダ２１から出力される。そし
て、例えばストローブ信号＄STが出力された場
合は、バツフア２２がスルー状態となり、ステイ
タスデータがバツフア２２，２１を介してCPU
２のデータバスへ出力される。また、例えばスト
ローブ信号＄RRが出力された場合は、第４図の
バツフア５３ｒがスルー状態となり、レジスタ５
２ｒ内のデータ（Ｒカラーデータ）が同バツフア
５３ｒ、バツフア２７を介してCPU２のデータ
バスへ出力される。CPU２のデータバスへ出力
されたデータは所定のタイミングでCPU２に読
み込まれる。 (ii) データ連続読み出し動作 この動作は、CPU２がデータ番号「１」〜
「４」のデータの内の複数のデータを連続して読
み出す場合の動作である。この動作では、前述し
たレジスタ連続書き込み動作とほぼ同じであり、
したがつて、詳しい説明は省略する。この場合、
CPU２が、まずモードレジスタ２５の第１ビツ
トに“１”を書き込み、次いで、ポインタカウン
タ１９に最初のデータ番号を書き込み、以後、上
述した第３の処理を繰り返す。これにより、各デ
ータが順次CPU２のデータバスへ出力される。 (iii) RAMデータ個別読み出し動作 デユアルポートRAM１１内のデータの内のい
ずれかを１つを読み出す場合は、CPU２が、ま
ずモードレジスタ２５の第５ビツトに“０”を書
き込み、次いで、ワードカウンタ４３、バイトカ
ウンタ４４（第３図）内にRAM１１ａのアドレ
スを書き込む。次に、ポインタカウンタ１９にデ
ータ番号「０」を書き込み、次いで第３の処理を
行う。この第３の処理により、リードデコーダ２
１（第２図）からストローブ信号＄MRが出力さ
れ、デユアルポートRAM１１のリード端子RT
へ供給される。これにより、レジスタ７３，４４
の出力が示す番地内のデータが読み出され、出力
端子Ｑ１から出力され、この出力されたデータが
バツフア２７を介してCPU２のデータバスへ送
られる。 (iv) RAMデータ連続読み出し動作 この場合、CPU２は、前述した「RAM連続書
き込み動作」の場合と同様に、まずモードレジス
タ２５の第０、第１、第５ビツトに各々“０”を
書き込み、次に、スタートアドレスの下位２ビツ
トをバイトカウンタ４４に、上位８ビツトをワー
ドカウンタ４３に書き込む。次に、ポインタカウ
ンタ１９にデータ番号「０」を書き込み、以後、
第３の処理を繰り返し行う。この第３の処理の繰
り返しにより、ストローブ信号＄MRが繰り返し
出力され、このストローブ信号＄MRによりレジ
スタ４３，４４からなる10ビツトのカウンタが逐
次インクリメントされる。これにより、デユアル
ポートRAM１１内のデータがバイト単位で順次
読み出され、バツフア２７を介してCPU２のデ
ータバスへ出力される。 (v) RAMデータ選択読み出し動作 この動作は、第５図に示すRAM１１ａ内のＲ
カラーデータのみ、またはＧカラーデータのみ、
またはＢカラーデータのみ、またはアトリビユー
トビツトのみを連続的に読み出す場合の動作であ
る。この場合、CPU２は、まずモードレジスタ
２５の第０、第１、第５ビツトに各々“１”、
“１”、“０”を書き込む。これにより、信号FIX
−BA、AUT−INCが“１”、信号DIR−RDが
“０”となる。信号FIX−BAが“１”になると、
インバータ６６（第３図）の出力が“０”信号と
なり、この“０”信号がバイトカウンタ４４のエ
ネーブル端子ENへ供給される。これにより、以
後バイトカウンタ４４のアツプ端子へパルス信号
が供給されても、バイトカウンタ４４のアツプカ
ウントが行なわれず、バイトカウンタ４４の出力
が一定値に保たれる。また、信号FIX−BAが
“０”信号になると、オアゲート４５（第３図）
の出力が“１”信号となり、この“１”信号がワ
ードカウンタ４３のエネーブル端子ENへ出力さ
れる。これにより、以後ワードカウンタ４３が単
独で８ビツトのカウンタとして動作し、そのアツ
プ端子UPへ供給されるパルス信号をアツプカウ
ントする。また、信号AUT−INCが“１”にな
ると、アンドゲート６３（第２図）が開状態とな
り、信号DIR−RDが“０”になると、ワードカ
ウンタ４３の出力が、マルチプレクサ４２（第３
図）から出力される。 次に、CPU２は、バイトカウンタ４４に、読
み出すべきデータの種類に対応する数値を書き込
む。すなわち、Ｒカラーデータを読み出す場合は
「０」を、Ｇカラーデータを読み出す場合は「１」
を、Ｂカラーデータを読み出す場合は「２」を、
アトリビユートビツトを読み出す場合は「３」を
各々書き込む（第５図参照）。次にCPU２は、ス
タートアドレスをワードカウンタ４３に書き込
み、次いでポインタカウンタ１９には「０」を書
き込む。以後、前述した第３の処理を繰り返し行
う。この第３の処理の繰り返しにより、ワードカ
ウンタ４３が逐次インクリメントされ、バイトカ
ウンタ４４の出力（アドレスデータBA−１−
０）によつて決まるデータのみがRAM１１ａか
ら順次読み出される。 (vi) 外部アドレスデータに基づくRAM読み出し
動作 モードレジスタ２５の第５ビツトに“１”を書
き込むと、信号DIR−RDが“１”信号となり、
マルチプレクサ４２の入力端子＜１＞のデータ
が、同マルチプレクサ４２から出力される。した
がつて、この場合、端子Ｔ７（第１図、第３図）
へアドレスデータを供給すると、そのアドレスデ
ータが同期用レジスタ４１、マルチプレクサ４２
を介してデユアルポートRAM１１へ供給され
る。すなわち、外部アドレスデータに基づくデー
タ読み出しが可能となる。 (3‐3) 基本表示動作 表示コントローラ１の最も基本的な動作は、
VDP４（第１図）から出力されるドツトデータ
DD７−０をＲ，Ｇ，Ｂカラーデータに変換し、
次いでこれらのカラーデータをアナログカラー信
号RS，GS，BSに変換し、CRT表示装置８へ出
力することである。以下、この場合の動作につい
て説明する。 この場合、CPU２は、まずモードレジスタ２
５の第２ビツトに“１”を書き込む。これによ
り、信号DISP−ENBが“１”信号となり、アン
ドゲート７１（第２図）が開状態となる。次にペ
ージマスレジスタ３４（第３図）に４ビツトのデ
ータ「０」を書き込む。これにより、マルチプレ
クサ３６〜３９の各制御端子Ｃへ“０”信号が供
給され、同期用レジスタ３３の出力がマルチプレ
クサ３６〜３９を通して出力される。すなわち、
この場合、ドツトデータDD７−０が同期用レジ
スタ３３，３５を介して、ドツトデータDDa７
−０としてデユアルポートRAM１１のアドレス
端子AT２へ印加される状態となる。次に、デユ
アルポートRAM１１にＲ，Ｇ，Ｂカラーデータ
を書き込み、また、各アトリビユートビツトとし
て“０…０”（８ビツト）を書き込む。次に、ボ
ーダレジスタ５０ｒ，５０ｇ，５０ｂ（第４図）
に各々ボーダ領域の色を指定するカラーデータを
書き込む。次にCPU２は、VDP４を介して
VRAM５内にドツトデータ（カラーコード）を
書き込み、そして、VDP４へスタート指令を出
力する。VDP４は、このスタート指令を受け、
以後VRAM5からドツトデータを読み出し、読み
出したドツトデータをドツトデータDD７−０と
して表示コントローラ１の端子Ｔ２へ逐次出力す
る。また、このドツトデータDD７−０の出力と
並行して、同期信号SYN・Ｉ、ブランキング信
号BLANK、デイスプレイタイミング信号
DTMG、ドツトクロツクDCLKを各々表示コン
トローラ１の端子Ｔ３，Ｔ４，Ｔ５，Ｔ１７へ出
力する。 表示コントローラ１の端子Ｔ２へ供給されたド
ツトデータDD７−０は、レジスタ３３，３５
（第３図）およびマルチプレクサ３６〜３９（上
位４ビツト）を介して、ドツトデータDDa７−
０としてデユアルポートRAM１１のアドレス端
子AT２へ印加される。これにより、デユアルポ
ートRAM１１の出力端子Ｑ２〜Ｑ４から各々、
ドツトデータDDa７−０に対応するＲ，Ｇ，Ｂ
カラーデータRD７−０、GD７−０，BD７−０
およびアトリビユートデータAD７，AD６（共
に“０”）が出力される。そして、カラーデータ
RD７−０は、１タイミング遅延用のレジスタ４
７ｒを介して、加算回路４９ｒの一方の入力端へ
印加される。この時、マルチプレクサ４８ｒの制
御端子Ｃには、アトリビユート信号AS“０”が印
加されており、したがつて、マルチプレクサ４８
ｒから、その入力端子＜０＞のデータ「０」が出
力されている。この結果、加算回路４９ｒの出力
は、レジスタ４７ｒの出力と同一のカラーデータ
となり、このカラーデータがマルチプレクサ５１
ｒの入力端子＜１＞へ供給される。 このマルチプレクサ５１ｒは、画像表示期間に
おいて加算回路４９ｒから出力される画像表示用
のカラーデータを出力し、それ以外の期間におい
ては、ボーダレジスタ５０ｒ内のボーダ色用のカ
ラーデータを出力するものである。すなわち、
VDP４から出力されるデイスプレイタイミング
信号DTMG（画像表示期間を示す信号）は、DFF
７２（第２図下部）によつてドツトクロツク
DCLKと同期がとられ、DFF７３によつて１タ
イミング遅延され、アンドゲート７１を介してマ
ルチプレクサ５１ｒの制御端子Ｃへ供給される。
これにより、画像表示期間においては加算回路４
９ｒから出力されるカラーデータが、それ以外の
期間においてはレジスタ５０ｒ内のカラーデータ
がマルチプレクサ５１ｒから出力され、レジスタ
５２ｒへ供給される。レジスタ５２ｒは、マルチ
プレクサ５１ｒから出力されるカラーデータを１
タイミング遅延させてゲート回路５４ｒへ供給す
る。ゲート回路５４ｒは信号BLANK３によつて
開閉制御される回路である。ここで、信号
BLANK３は、第４図下部に示すように、VDP
４から出力されるブランキング信号BLANK（画
面表示期間を示す信号）を同期用レジスタ７５に
よつてドツトクロツクDCLKと同期させ、遅延用
レジスタ４６，７６によつて２タイミング遅延さ
せた信号であり、したがつて、ゲート回路５４ｒ
は、画面表示期間において開となり、レジスタ５
２ｒ内のカラーデータをDA５５ｒへ出力する。
なお、ドツトデータDD７−０は、タイミング的
には、第３図のレジスタ３３，３５によつて同期
がとられ、第４図のレジスタ４７ｒ，５２ｒによ
つて２タイミング遅延されてゲート回路５４ｒへ
印加される。したがつて、ドツトデータDD７−
０がカラーデータに変換されてゲート回路５４ｒ
に印加されるタイミングと、ブランキング信号
BLANKが信号BLANK３として出力されるタイ
ミングと同じである。ゲート回路５４ｒを通過し
たカラーデータは、DAC５５ｒにおいてアナロ
グカラー信号に変換され、アンプ５６ｒを介して
カラー信号RSとしてCRT表示装置８へ出力され
る。 以上が、カラーデータRD７−０がカラー信号
RSに変換される過程である。カラーデータGD７
−０，BD７−０も全く同様の過程によつて、カ
ラー信号GS，BSに変換される。 他方、VDP４から出力された同期信号SYN・
Ｉは、レジスタ７５（第４図下部）によつて同期
がとられ、レジスタ４６，７６によつて２タイミ
ング遅延され、アンプ７８を介して同期信号
SYN・ＯとしてCRT表示装置８へ出力される。
そして、上述したカラー信号RS，GS，BSおよ
び同期信号SYN・Ｏに基づいてCRT表示装置８
における画像表示が行なわれる。 (3‐4) ブリンク表示動作 この動作は、上述した基本表示動作に基づいて
表示されている画像をブリンクさせる場合の動作
である。この場合、CPU２は、ページレジスタ
３０，３１（第３図）に各々、第１、第２のデー
タ（各４ビツト）を書き込み、次に、モードレジ
スタ２５の第４ビツトに“１”を書き込み、次い
でページマスレジスタ３４にデータ“１，１，
１，１”を書き込む。モードレジスタ２５の第４
ビツトに“１”が書き込まれると、信号PG−
ENBが“１”信号となり、この“１”信号がア
ンドゲート７５（第３図左部）の第１入力端へ供
給される。このアンドゲート７５の第２入力端へ
は、VDP４から出力される信号PG−SEL（0.5秒
“１”、0.5秒“０”となる信号）が、同期用DDF
７６を介して供給されている。したがつて、信号
PG−ENBが“１”信号になると、アンドゲート
７５から0.5秒“１”、0.5秒“０”の信号がマル
チプレクサ３２の制御端子Ｃへ出力され、これに
より、マルチプレクサ３２から、ページレジスタ
３０内の第１のデータ、ページレジスタ３１内の
第２のデータが0.5秒おきに交互に出力される。
そして、出力されたデータがマルチプレクサ３６
〜３９の入力端子＜１＞へ印加される。次に、ペ
ージマスクレジスタ３４に“１，１，１，１”が
書き込まれると、マルチプレクサ３６〜３９の各
制御端子Ｃへ“１”信号が供給されることから、
ドツトデータDD７−０の上位４ビツトに代え
て、ページレジスタ３０，３１内の第１、第２の
データが交互にマルチプレクサ３６〜３９から出
力され、ドツトデータDD７−０の下位４ビツト
と共に、ドツトデータDDa７−０としてデユア
ルポートRAM１１のアドレス端子AT２へ出力
される。すなわち、ドツトデータDDa７−０が
0.5秒ごとに変化することになり、したがつて、
表示画像がブリンクする。 なお、ページレジスタ３４内に、例えば“１，
１，０，０”を書き込んだ場合は、ドツトデータ
DDa７−０の上位２ビツトのみをページレジス
タ３０，３１内のデータに変えることができ、ま
た、例えばページレジスタ３４内に“１，０，
０，０”を書き込んだ場合には、ドツトデータ
DDa７−０の最上位ビツトのみを変えることが
できる。 (3‐5) カラーデータ修飾動作 この表示コントローラ１は、デユアルポート
RAM１１のアトリビユートビツトの第７ビツト
に“１”を書き込んでおくことにより、VRAM
４の書き換えを行うことなくカラーデータRD７
−０，GD７−０，BO７−０を変化させること
ができる。以下、この場合の動作を説明する。 いま、例えばあるカラーコードＫ１に対応する
アトリビユートビツトの第７ビツトに“１”を書
き込んだとする。この場合、ドツトデータDDa
７−０として、カラーコードＫ１がデユアルポー
トRAM１１のアドレス端子AT２へ印加される
と、デユアルポートRAM１１からカラーコード
Ｋ１に対応するカラーデータRD７−０，GD７
−０，BD７−０が各々出力されると共に、アト
リビユートデータAD７として“１”が出力され
る。そして、次のドツトクロツクDCLKによつ
て、これらのカラーデータがレジスタ４７ｒ，４
７ｇ，４７ｂに読み込まれると共に、アトリビユ
ートデータAD７“１”がレジスタ４６に読み込
まれ、これにより、アトリビユート信号ASが
“１”信号となる。アトリビユート信号ASが
“１”信号になり、この“１”信号がマルチプレ
クサ４８ｒの制御端子Ｃへ印加されると、レジス
タ５２ｒ内のカラーデータがマルチプレクサ４８
ｒを介して加算回路４９ｒへ供給され、これによ
り、加算回路４９ｒから、レジスタ４７ｒ内のカ
ラーデータと、レジスタ５２ｒ内のカラーデータ
とを加算した新たなカラーデータが出力される。
ここで、レジスタ５２ｒ内のカラーデータは、レ
ジスタ４７ｒ内のカラーデータより１ドツトクロ
ツクDCLK前に表示されるドツトの色を決めるデ
ータである。したがつて、レジスタ４７ｒ内のカ
ラーデータにレジスタ５２ｒ内のカラーデータを
加算するということは、レジスタ４７ｒ内のカラ
ーデータに、１ドツトクロツクDCLK前に表示さ
れるドツトのカラーデータを加算することを意味
する。 以上がカラーデータRD７−０についての修飾
動作である。カラーデータGD７−０，BD７−
０についても、アトリビユート信号ASが“１”
の場合に、同様の修飾が行なわれる。 次に、このカラーデータ修飾の効果について説
明する。なお、カラーコード「０」に対応するカ
ラーデータ、すなわち第５図の０〜２番地に記憶
されているカラーデータを各々「０」とする。 いま、例えば第６図に示すように、背景が白
で、この背景の中に、各面の色が赤、青、黄の
箱を表示する前記について考察する。なお、図
において符号Ｂはボーダ領域を示している。こ
の場合、まず、VRAM５の全域にカラーコー
ド「０」を書き込み（VRAM５をクリアし）、
次に、画像表示領域の最左端のドツト列Ｄ１の
各ドツトに対応するVRAM５の記憶位置に白
のカラーコードを書き込み、次いで、デユアル
ポートRAM１１内の、カラーコード「０」に
対応するアトリビユートビツトの第７ビツトに
“１”を書き込む。これにより、全画像表示領
域が白となる。この理由は次の通りである。ま
ず、ある時点で、VRAM５から第６図に示す
ドツトｄ１のカラーコードが読み出される。ド
ツトｄ１が白で表示される。次に、ドツトｄ２
のカラーコードとして「０」が読み出され、デ
ユアルポートRAM１１に供給されると、同
RAM１１からドツトデータRD７−０，GD７
−０，BD７−０として「０」が出力されると
共に、アトリビユートデータAD７として
“１”が出力される。これにより、加算回路４
９ｒ，４９ｇ，４９ｂにおいて、１つ前のドツ
トｄ１のカラーコードと「０」とが加算され、
この加算結果、すなわち白のカラーデータが加
算回路４９ｒ，４９ｇ，４９ｂから出力され、
このカラーデータによつてドツトｄ２のカラー
表示が行なわれる。以下同様にして、全画像表
示領域が白で表示される。 次に、ドツト列Ｄ２の各ドツトに対応する
VRAM５の記憶位置に赤のカラーコードを書
き込む。これにより、領域Ｒ１が赤で表示され
る。次に、ドツト列Ｄ３の各ドツトに対応する
VRAM５の記憶位置に白のカラーコードを書
き込む。これにより、領域Ｒ１内の領域Ｒ２が
白で表示される。以下同様に、ドツト列Ｄ４〜
Ｄ１０に対応してVRAM５内に青、青、赤、
黄、黄、白、白のカラーコードを記憶させれ
ば、第６図の表示を行うことができる。すなわ
ち、従来はVRAM５の全領域にカラーコード
を書き込む必要があつたが、この実施例によれ
ば、画像の境界線に対応するVRAM５の記憶
位置にのみカラーコードを書き込めばよい。 いま、表示画面の、ある横一行のドツトの
各々に対応して、VRAM５内に、第７図イに
示す状態でカラーコードＫ２，Ｋ３，…を書き
込み、また、カラーコード０，Ｋ４，Ｋ５，Ｋ
７，Ｋ８，Ｋ９，Ｋ１０に対応するデユアルポ
ートRAM１１のアトリビユートビツトの第７
ドツトに“１”を書き込んだとする。ここで、
簡単化のため各カラーコードＫ２，Ｋ３，…は
いずれも赤色のカラーコードとする（Ｇカラー
データ、Ｂカラーデータが共に「０」）。また、
この図は、カラーコードＫ２，Ｋ３，…に対応
するＲカラーデータの値を示している。また、
負のカラーデータ（カラーコードＫ５）は、２
の補数によつて記憶されている。 以上の書き込み状態の場合、その行の表示状態
は第７図ロに示す通りとなる。すなわち、まず、
最左端のドツトｄ１は、カラーコードＫ２に対応
する赤色で表示され、次のドツト範囲Ｄ１もカラ
ーコードＫ２に対応する赤色で表示され、次のド
ツトｄ２はカラーコードＫ３に対応する赤色で表
示され、次のドツト範囲Ｄ２は輝度が徐々に増加
する方向でドツト毎に変化する赤色で表示され、
次のドツト範囲Ｄ３は輝度が徐々に減少する方向
でドツト毎に変化する赤色で表示され、次のドツ
ト範囲Ｄ４はドツト範囲Ｄ３の最後の色と同じ赤
色で表示され、次のドツトｄ３はカラーコードＫ
６に対応する赤色で表示され、次のドツト範囲Ｄ
５は輝度が曲線状に増加する方向でドツト毎に変
化する赤色で表示され、ドツト範囲Ｄ６はドツト
範囲Ｄ５の最後の色と同じ赤色で表示される。 以上のような表示において、アトリビユートビ
ツトの使用によつて得れる利点は次の点にある。
すなわち、アトリビユートビツトを使用しない場
合、８ビツトのカラーコードに基づいて表示でき
る色は256色である（デユアルポートRAM１１
を書き変えない場合）。一方、アトリビユートビ
ツトを使用した上記の表示によれば、ドツト範囲
Ｄ２，Ｄ３，Ｄ５において、RAM１１を書き変
えることなく、256色以外の色による表示が可能
となり、例えばカラーコードＫ４に対応するカラ
ーデータの値が極めて小さい場合は、ドツト範囲
Ｄ２において色調を微細に変化させることが可能
となる。そして、この利点は、特に立体図形の表
示等において極めて有用である。 以上がこの発明の一実施例の詳細である。な
お、上記実施例においては、LUT内にアトリビ
ユートビツトを記憶させたが、これに代えて、
VRAM５内にアトリビユートビツトを記憶させ
てもよい。この場合、VRAM５内にドツト対応
でＲ，Ｇ，Ｂカラーデータおよびアトリビユート
ビツトを記憶させ、このVRAM５内の各データ
を読み出し、第４図のカラーデータ修飾回路１２
ｒ，１２ｇ，１２ｂおよびレジスタ４６へ印加す
る。 「発明の効果」 以上説明したように、この発明によば、表示ド
ツトに対応したカラーデータおよび表示修飾デー
タが記憶される記憶手段と、前記記憶手段からカ
ラーデータおよび表示修飾データをドツトクロツ
クに同期して順次読み出す読み出し手段と、前記
読み出し手段によつて読み出された表示修飾デー
タが特定のデータである場合に、前記読み出し手
段によつて読み出されたカラーデータに対し、該
カラーデータに対応したドツトよりも１ドツトク
ロツクタイミング前に表示されるべきドツトのカ
ラーデータを用いた演算処理を施し、この演算処
理の結果を表示修飾されたカラーデータとして出
力する修飾手段と、前記修飾手段が出力するカラ
ーデータをアナログ信号に変換してカラー表示装
置へ出力するデイジタル／アナログ変換器とを設
けたので、従来以上に多彩な画像表示をすること
ができ、しかも、CPUの負担を従来より小さく
することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示コント
ローラ１を用いたカラーデイスプレイ装置の構成
を示すブロツク図、第２図〜第４図は各々表示コ
ントローラ１の詳細を示す回路図であり、第２図
は制御部の構成を示す図、第３図はRAMアドレ
ス形成部の構成を示す図、第４図はデユアルポー
トRAM１１およびカラーデータ修飾回路１２
ｒ，１２ｇ，１２ｂの構成を示す図、第５図はデ
ユアルポートRAM１１内に設けられている
RAM１１ａの構成を示す図、第６図、第７図は
各々カラーデータ修飾の効果を説明するための図
である。 １……表示コントローラ、１１……デユアルポ
ートRAM、１２ｒ，１２ｇ，１２ｂ……カラー
データ修飾回路、４９ｒ……加算回路、５５ｒ…
…DAC（デイジタル／アナログ変換回路）。

Claims (1)

1. 【特許請求の範囲】 １ 表示ドツトに対応したカラーデータおよび表
   示修飾データが記憶される記憶手段と、 前記記憶手段からカラーデータおよび表示修飾
   データをドツトクロツクに同期して順次読み出す
   読み出し手段と、 前記読み出し手段によつて読み出された表示修
   飾データが特定のデータである場合に、前記読み
   出し手段によつて読み出されたカラーデータに対
   し、該カラーデータに対応したドツトよりも１ド
   ツトクロツクタイミング前に表示されるべきドツ
   トのカラーデータを用いた演算処理を施し、この
   演算処理の結果を表示修飾されたカラーデータと
   して出力する修飾手段と、 前記修飾手段が出力するカラーデータをアナロ
   グ信号に変換してカラー表示装置へ出力するデイ
   ジタル／アナログ変換器とを具備してなる表示コ
   ントローラ。 ２ 前記記憶手段は、カラーコードをカラーデー
   タに変換する変換テーブルである特許請求の範囲
   第１項記載の表示コントローラ。