JPH0429073B2 - - Google Patents

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明は、CPU（中央処理装置）制御による
カラーデイスプレイ装置等に使用される表示コン
トローラに関する。 「従来の技術」 CPU制御によるカラーデイスプレイ装置にお
いては、表示効果を上げるためブリンク（ちらつ
き）表示がしばしば用いられる。このブリンク表
示を行うには、VRAM（ビデオRAM）内の表示
データ（カラーコード）を一定周期で書き換えれ
ばよいが、この方法には、CPUの負担が大きい
という問題がある。そこで、予め表示コントロー
ラ内に２個のレジスタを設け、このレジスタ内に
データを書き込んでおき、このレジスタ内のデー
タを交互に利用してブリンク表示を行わせるデイ
スプレイ装置が知られている。 「発明が解決しようとする問題点」 しかしながら、従来のこのようなブリンク表示
にあつては、２個のレジスタ内のデータによつて
ブリンク時の表示色が決まり、この表示色を変え
るには、レジスタ内のデータを変えなければなら
なかつた。 そこでこの発明は、上記レジスタ内のデータを
変えることなくブリンク時の表示色を変えること
ができる表示コントローラを提供することを目的
としている。 「問題点を解決するための手段」 この発明は、カラーデータを変更するカラー変
更データが書き込まれる第１，第２のレジスタ
と、前記第１，第２のレジスタに書き込まれた前
記カラー変更データを、所定のタイミングで交互
に出力する第１の選択手段と、前記第１の選択手
段の出力のうち、いずれのビツトを前記カラーデ
ータの対応するビツトと入れ換えるかを指定する
ビツト指定データを出力する第３のレジスタと、
前記第１の選択手段が出力するカラー変更データ
のうち、前記ビツト指定データによつて指定され
る複数ビツトを、前記カラーコードの対応するビ
ツトと入れ換えて、新たなカラーコードとして出
力する第２の選択手段と、前記第２の選択手段が
出力する前記新たなカラーコードを、前記カラー
データに変換する変換手段とを具備することを特
徴とする。 「実施例」 以下、図面を参照してこの発明の一実施例につ
いて説明する。第１図はこの発明の一実施例によ
る表示コントローラ１を用いたドツト表示による
カラーデイスプレイ装置の構成を示すブロツク図
である。以下、このデイスプレイ装置について詳
述する。 (1) 概略構成 第１図において、２はCPU、３はCPU２にお
いて用いられるプログラムが記憶されたROMお
よびデータ記憶用のRAMからなるメモリ、４は
ビデオデイスプレイプロセツサ（以下、VDPと
称す）、５はVRAMである。VDP４は、CPU２
からバスライン６を介して供給されるカラーコー
ドをVRAM５内に書き込み、また、書き込んだ
カラーコードを読み出し、ドツトデータDD７−
０（８ビツト）として表示コントローラ１へ順次
出力する。また、このVDP４は、同期信号
SYN・Ｉ、ブランキング信号BLANK、デイス
プレイタイミング信号DTMG、ページセレクト
信号PG−SELおよびドツトクロツクDCLKを
各々表示コントローラ１へ出力する。ここで、同
期信号SYN・ＩはCRT表示装置における表示の
同期をとるための信号、ブランキング信号
BLANKは画面表示期間において“１”、それ以
外の期間において“０”となる信号、デイスプレ
イタイミング信号DTMGは画像表示期間におい
て“１”、それ以外の期間において“０”となる
信号である。なお、画面表示期間と画像表示期間
とは異なる。すなわち、表示画面は画像表示領域
とボーダ領域とに分けられ、画像は画像表示領域
にのみ表示され、ボーダ領域は一色で表示され
る。画像表示期間とは、画像表示領域が走査され
る期間、また、画面表示期間とは画面（画像表示
領域およびボーダ領域）が走査される期間であ
る。また、ページセレクト信号PG−SELは、例
えば0.5秒“１”，0.5秒“０”を繰り返す信号、
ドツトクロツクDCLKは、表示画面の各ドツト表
示のタイミングを示す信号である。インターフエ
イス回路７は、CPU２と表示コントローラ１と
を接続するための回路である。表示コントローラ
１は、VDP４から供給されるドツトデータDD７
−０をＲ，Ｇ，Ｂカラーデータに変換し、次いで
これらのカラーデータをレツドカラー信号RS、
グリーンカラー信号GS、ブルーカラー信号BS
（いずれもアナログ信号）に変換し、CRT表示装
置８へ出力する。また、この表示コントローラ１
は信号YSおよび同期信号SYN・ＯをCRT表示
装置８へ出力する。なお、このコントローラ１に
おいて、端子Ｔ１はCPU２のデータバスに直接
接続されている。CRT表示装置８は、テレビジ
ヨン受像機の機能を有するカラー表示装置であ
り、表示コントローラ１から供給される信号YS
が“１”の時、同コントローラ１から供給される
レツドカラー信号RS、グリーンカラー信号GS、
ブルーカラー信号BSおよび同期信号SYN・Ｏに
基づいてカラー表示を行い、また、信号YSが
“０”の時は、テレビジヨン信号による表示を行
う。 (2) 表示コントローラ１の詳細構成 第２図〜第４図は各々表示コントローラ１の詳
細構成を示す回路図である。この表示コントロー
ラ１は大きく分けると、第２図に示す制御部と、
第３図に示すRAMアドレス形成部と、第４図に
示すデユアルポートRAM１１およびカラーデー
タ修飾回路１２ｒ，１２ｇ，１２ｂに分けられ
る。以下、各部の構成を順次説明する。なお、各
部の動作については後に詳述する。 (2-1) 制御部；第２図 この制御部は、主にCPU２と表示コントロー
ラ１との間のデータ授受の制御を行う回路であ
る。図において、１７は３ビツトのレジスタであ
り、そのロード端子Ｌへ供給されるドツトクロツ
クDCLKに基づいて入力データを読み込み、出力
端から出力する。このレジスタ１７は同期をとる
ためのレジスタである。すなわち、CPU２のク
ロツクパルスとVDP４から出力されるドツトク
ロツクDCLKとは同期がとられていない。したが
つて、CPU２のクロツクパルスに同期した信号
およびデータについては、ドツトクロツクDCLK
に同期した信号およびデータに直さなければなら
ない。レジスタ１７はこの目的で設けられたもの
である。また、同レジスタ１７の下方に示すDF
（Ｄ型フリツプフロツプ）１８もこの目的で設け
られたものである。ポインタカウンタ１９は、４
ビツトのアツプカウンタであり、そのアツプ端子
UPに供給される信号をアツプカウントし、また、
ロード端子Ｌへ信号が供給された時データWD３
−０を読み込む。なお、データWD３−０は、同
図下部に示すレジスタ６０の出力の下位４ビツト
である。ライトデコーダ２０は、ポインタカウン
タ１９の出力をデコードするもので、そのエネー
ブル端子ENへライトストローブWRSTが供給さ
れた時のみエネーブル状態となり、デコード結果
をストローブ信号Ｓ｜MW，…として出力する。同
様に、リードデコーダ２１は、ポインタカウンタ
１９の出力をデコードし、そのデコード結果をリ
ードストローブRDSTが供給された時のみストロ
ーブ信号Ｓ｜MR…として出力する。２１，２２は
バツフアであり、その制御端子Ｃへ“１”信号が
供給された時は入力データをそのまま出力端から
出力し、また、“０”信号が供給された時は出力
端がハイインピーダンス状態となる。また、バツ
フア２７と端子Ｔ１とを接続するラインは８ビツ
トの双方向バスである。レジスタ６０は、そのロ
ード端子Ｌへ信号CSが供給された時、端子Ｔ１
に得られるデータ、すなわちCPU２のデータバ
スのデータを読み込み、レジスタ２４へ出力す
る。レジスタ２４は、ライトストローブWRST
が供給された時レジスタ２３の出力データを読み
込み、データWDB７−０として出力する。モー
ドレジスタ２５は、ストローブ信号Ｓ｜MDが供給
された時データWD５−０（データWDB７−０
の下位６ビツト）を読み込む６ビツトのレジスタ
である。 (2-2) RAMアドレス形成部；第３図 このRAMアドレス形成部は、ドツトデータ
（カラーコード）DD７−０を変換して新たなド
ツトデータDDa７−０とするブロツクＢ１と、
アドレスデータRWA７−０（８ビツト）および
BA１−０（２ビツト）を形成するブロツクＢ２
とから構成され、各データは各々デユアルポート
RAM１１（第４図）のアドレス端子AT２，AT
１（AT１，AT１−０）へ供給される。 ブロツクＢ１において、３０，３１は各々４ビ
ツトのページレジスタ、３２はマルチプレクサで
ある。マルチプレクサ３２は、その制御端子Ｃへ
“１”信号が供給された時、入力端＜１＞のデー
タを出力し、“０”信号が供給された時は、入力
端＜０＞のデータを出力する。３３は同期用レジ
スタ、３４は４ビツトのページマスクレジスタ、
３５は同期用レジスタ、３６〜３９はマルチプレ
クサである。また、ブロツクＢ２において、４１
は同期用レジスタ、４２はマルチプレクサ、４３
はワードカウンタ、４４はバイトカウンタであ
る。これらのカウンタ４３，４４は各々、ロード
端子Ｌへ信号が供給された時データWDB７−
０，WDB１−０を読み込み、また、エネーブル
端子ENへ“１”信号が供給されている場合に、
アツプ端子UPの信号をアツプカウトする。また、
バイトカウンタ４４のキヤリイアウト信号COが
オアゲート４５の入力端へ供給されている。 (2-3) デユアルポートRAM１１；第４図，第
５図 このデユアルポートRAM１１は、カラーコー
ドをカラーデータに変換するLUTであり、1024
バイトのRAM１１ａと周辺回路とから構成され
ている。第５図はRAM１１ａの構成を示す図で
あり、このRAM１１ａの０〜３番地には各々、
カラーコード「０」に対応するＲ，Ｇ，Ｂカラー
データおよびアトリビユートビツト（各８ビツ
ト）が記憶され、４〜７番地には各々カラーコー
ド「１」に対応するＲ，Ｇ，Ｂカラーデータおよ
びアトリビユートビツトが記憶され、…、1020〜
1023番地には各々カラーコード「255」に対応す
るＲ，Ｇ，Ｂカラーデータおよびアトリビユート
ビツトが記憶されている。そして、デユアルポー
トRAM１１のアドレス端子AT２へ供給される
ドツトデータDDa７−０（カラーコード）に基
づいて、対応するＲ，Ｇ，Ｂカラーデータおよび
アトリビユートビツトが読み出され、Ｒ，Ｇ，Ｂ
カラーデータが各々出力端子Ｑ２〜Ｑ４からカラ
ーデータRD７−０，GD７−０，BD７−０とし
て出力され、また、アトリビユートビツトが出力
端子Ｑ５から出力される。この場合、アトリビユ
ートビツトの第７，第６ビツトがアトリビユート
データAD７，AD６として出力される。なお、
アトリビユートビツトの第５〜第０ビツトは、こ
の実施例においては使用されていない。また、ア
トリビユートビツトの機能については後に説明す
る。 このように、第４図に示すデユアルポート
RAM１１は、そのアドレス端子AT２にドツト
データDDa７−０を印加した場合に、Ｒ，Ｇ，
Ｂカラーデータおよびアトリビユートビツトが読
み出されるが、この読み出しと全く独立して、
RAM１１ａの書き込み／読み出しをバイト単位
で行うことができるようになつている。すなわ
ち、このデユアルポートRAM１１のアドレス端
子AT１へアドレスデータ（10ビツト）を印加
し、データ端子WDTへ８ビツトのデータを印加
し、そして、書き込み端子WTへパルス信号を印
加すれば、RAM１１ａの書き込みが行なわれ、
また、アドレス端子AT１へアドレスデータを印
加し、そして、読み出し端子RTへパルス信号を
印加すれば、該アドレスデータが示す番地内のデ
ータが読み出され、出力端子Ｑ１から出力され
る。前述したアドレスデータRWA７−０および
BA１−０は、上述した読み出し／書き込みの際
のアドレスを指定するデータであり、アドレスデ
ータRWA７−０がアドレス端子AT１の上位８
ビツトに、アドレスデータBA１−０が下位２ビ
ツトに各々印加される。 (2-4) カラーデータ修飾回路１２ｒ，１２ｇ，
１２ｂ；第４図 このカラーデータ修飾回路１２ｒ〜１２ｂは
各々同一構成の回路であり、カラーデータRD７
−０，GD７−０，BD７−０をアトリビユート
信号ASに応じて修飾し、次いこの修飾後のデー
タをアナログ信号に変換し、カラー信号RS，
GS，BSとして出力する。なおアトリビユート信
号ASとは、アトリビユートデータAD７をレジ
スタ４６によつて、１ドツトクロツクタイミング
（以下、単にタイミングという）遅延させた信号
である。 次に、カラーデータ修飾回路１２ｒにおいて、
４７ｒはカラーデータRD７−０を１タイミング
遅延させて出力するレジスタ、４８ｒは上記信号
ASによつて制御されるマルチプレクサ、４９ｒ
は加算回路、５０ｒはボーダ領域の色を決めるカ
ラーデータが書き込まれるボーダレジスタであ
る。５１ｒはマルチプレクサ、５２ｒはマルチプ
レクサ５１ｒの出力を１タイミング遅延させるレ
ジスタ、５３ｒはバツフア、５６ｒはゲート回路
である。このゲート回路５４ｒは、その制御端子
Ｃに“１”信号が印加された時開状態、“０”信
号が印加された時閉状態となる。５５ｒはDAC
（デイジタル／アナログ変換器）であり、この
DAC５５ｒの出力がアンプ５６ｒを介して、カ
ラー信号RSとして出力される。 (3) 表示コントローラ１の動作 (3-1) CPU２による書き込み時の動作 CPU２は、表示処理に先立つて表示コントロ
ーラ１内の各レジスタおよびデユアルポート
RAM１１の書き込みを行う。この書き込み時に
は、ライトデコーダ２０（第２図）からストロー
ブ信号が出力される。また、各レジスタ等にはレ
ジスタ番号が割り当てられている。このレジスタ
番号、ストローブ信号、書き込みが行なわれるレ
ジスタ等との関係は次の通りである。 ０ Ｓ｜MW……デユアルポートRAM１１ １ Ｓ｜MD……モードレジスタ２５（第２図） ２ Ｓ｜WA……ワードカウンタ４３（第３図） ３ Ｓ｜BA……バイトカウンタ４４（第３図） ４ Ｓ｜MA……ページマスクレジスタ３４（第３
図） ５ Ｓ｜P0……ページレジスタ３０（第３図） ６ Ｓ｜P1……ページレジスタ３１（第３図） ７ Ｓ｜BR……ボーダレジスタ５０ｒ（第４図） ８ Ｓ｜BG……ボーダレジスタ５０ｇ（第４図） ９ Ｓ｜BB……ボーダレジスタ５０ｂ（第４図） 次に、書き込み時の動作を説明する。なお、イ
ンターフエイス（第１図）には、ポートアドレス
として２アドレス割り当てられている。以下、こ
れらのアドレスをポートアドレスPA０，PA１と
する。 (i) レジスタ個別書き込み動作 この動作は、上述したレジスタ２５，４３，…
５０ｂのいずれか１つにデータを書き込む場合の
動作である。この場合、CPU２は、まずポート
アドレスPA０をアドレスバスに出力し、次いで
レジスタ番号をデータバスに出力し、そして、書
き込みパルスを出力する（以下、第１の処理とい
う）。ポートアドレスPA０が出力されると、イン
ターフエイス７がこれを検知し、信号AOとして
“０”を出力する。次いで、書き込みパルスが出
力されると、インターフエイス７がリード／ライ
ト信号WRとして“１”を出力すると共に、書き
込みパルスと同タイミングでパルス信号CSを出
力する。パルス信号CSがインターフエイス７か
ら出力されると、この信号CSがレジスタ６０
（第図）のロード端子Ｌへ供給され、これにより、
データバス上のレジスタ番号がレジスタ６０に読
み込まれ、ポインタカウンタ１９の入力端へ供給
される。一方、信号AOが“０”、信号WRが
“１”になると、アンドゲート６１（第２図）が
開状態となり、パルス信号CSが同アンドゲート
６１および同期用レジスタ１７を介してポインタ
カウンタ１９のロード端子Ｌへ印加される。これ
により、レジスタ６０に読み込まれたレジスタ番
号が、ポインタカウンタ１９に読み込まれ、ライ
トデコーダ２０へ出力される。 次に、CPU２はポートアドレスPA１をアドレ
スバスへ出力し、次いで書き込みデータをデータ
バスへ出力し、そして、書き込みパルスを出力す
る（以下、第２の処理という）。インターフエイ
ス７は、ポートアドレスPA１を受け、信号AO
として“１”を出力し、また、書き込みパルスを
受け、リード／ライト信号WRとして“１”を出
力すると共に、パルス信号CSを出力する。パル
ス信号CSが出力されると、データバス上のデー
タがレジスタ６０に読み込まれる。また、信号
AO，WRが“１”になると、アンドゲート６２
が開状態となり、信号CSが同アンドゲート６２、
レジスタ１７を介して、ライトストローブ
WRSTとして出力される。このライトストロー
ブWRSTにより、レジスタ６０内のデータがレ
ジスタ２４内に読み込まれ、この読み込まれたデ
ータがレジスタ２５，４３…へ供給される。ま
た、ライトストローブWRSTが出力されると、
このストローブWRSTが出力されている間、ラ
イトデコーダ２０がエネーブル状態となり、ポイ
ンタカウンタ１９の出力に対応するストローブ信
号Ｓ｜MW…がライトデコーダ２０から出力され
る。これにより、同ストローブ信号が印加される
レジスタ２５，４３…にレジスタ２４内のデータ
が読み込まれる。 (ii) レジスタ連続書き込み動作 この動作は、複数のレジスタ２５，４３…内に
データを連続して書き込む場合の動作である。こ
の場合、CPU２は、まず上記(i)で説明した処理
によつてモードレジスタ２５（第２図）内に第１
ビツトが“１”となるデータを書き込む。これに
より、同レジスタ２５から出力される信号AUT
−INCが“１”となり、この“１”信号がアンド
ゲート６３（第２図左上）へ供給され、同アンド
ゲート６３が開状態となる。次に、例えばレジス
タ番号「４」〜「９」の各レジスタ３４，３０…
５０ｂにデータを書き込む場合は、CPU２が上
記(i)の処理によりレジスタ番号「４」のレジスタ
３４内にデータを書き込む。この書き込みが終了
した時点で、ポインタカウンタ１９内にはレジス
タ番号「４」が保持される。次にCPU２は、上
記(i)の処理における第２の処理、すなわち、ポー
トアドレスPA１の出力、レジスタ番号「５」の
レジスタ３０に書き込むべきデータの出力、書き
込みパルスの出力を行う。これにより、インター
フエイス７から信号AO，WRとして“１”が出
力されると共に、パルス信号CSが出力され、パ
ルス信号CSによつて上記データがレジスタ６０
に読み込まれる。次いで、ライトストローブ
WRSTが出力され、このライトストローブ
WRSTによつて、レジスタ６０内のデータがレ
ジスタ２４に読み込まれる。また、ライトストロ
ーブWRSTは、オアゲート６４、アンドゲート
６３、レジスタ１７を介してポインタカウンタ１
９のアツプ端子UPへ供給され、これにより、ポ
インタカウンタ１９がインクリメントされ、その
カウント出力が「５」となり、このカウント出力
「５」がライトデコーダ２０へ供給される。この
結果、ライトストローブWRSTのタイミングで
ライトデコーダ２０からストローブ信号Ｓ｜Ｐ０が
出力され、このストローブ信号Ｓ｜Ｐ０によつてレ
ジスタ２４内のデータがレジスタ３０（第２図）
内に読み込まれる。 以下同様に、CPU２が、上記第２の処理によ
つてレジスタ３１，５０ｒ，５０ｇ，５０ｂ内に
書き込むべきデータを順次出力すると、これらの
データが順次各レジスタに書き込まれる。 (iii) RAM個別書き込み動作 この動作は、RAM１１ａのいずれか１つの番
地内にのみデータを書き込む場合の動作である。
この場合、CPU２はまずモードレジスタ２５の
第５ビツトに“０”を書き込む。これにより、信
号DIF−RDが“０”となる。信号DIR−RDが
“０”になると、マルチプレクサ４２（第３図）
の入力端子＜０＞のデータ、すなわち、ワードカ
ウンタ４３の出力データWA７−０が同マルチプ
レクサ４２からデータRWA７−０として出力さ
れ、デユアルポートRAM１１へ供給される。次
にCPU２は、RAM１１ａのデータ書き込みを行
うべきアドレスの下位２ビツトをバイトカウンタ
４４に書き込、次いで上位８ビツトをワードカウ
ンタ４３に書き込む。これにより、同アドレスが
デユアルポートRAM１１のアドレス端子AT１
へ供給される。次にCPU２は、ポインタカウン
タ１９に「０」を書き込み（前記第１の処理）、
次いで、書き込みデータを出力する（第２の処
理）。このデータは、一旦レジスタ２４（第２図）
内に書き込まれ、次いでストローブ信号Ｓ｜MWに
よつてRAM１１ａの当該番地内に書き込まれ
る。 (iv) RAM連続書き込み動作 デユアルポートRAM１１内に連続してデータ
を書き込む場合は、CPU２が、まずモードレジ
スタ２５の第０，第１，第５ビツトに各々“０”
を書き込む。これにより、信号FIX−BA，AUT
−INC，DIR−RDが“０”となる。信号FIX−
BAが“０”になると、インバータ６６（第３
図）の出力が“１”となり、バイトカウンタ４４
がエネーブル状態となり、また、オアゲート４５
がスルー状態となる。これにより、２個のカウン
タ４４，４３が１個の10ビツトのアツプカウンタ
に構成される。また、信号DIR−RDが“０”に
なると、マルチプレクサ４２（第３図）の入力端
子＜０＞のデータが同マルチプレクサ４２から出
力される。次にCPU２は、スタートアドレスの
下位２ビツトをバイトカウンタ４４に書き込み、
次いで上位８ビツトをワードカウンタ４３に書き
込む。例えば、RAM１１ａの全エリア（1024バ
イト）にデータを書き込む場合（以下、この場合
で説明する）は、カウンタ４４，４３に各々デー
タ「０」を書き込む。次にCPU２は、ポインタ
カウンタ１９に「０」を書き込み、次いでRAM
１１ａの第０番地に書き込むべきデータを出力す
る。このデータは、一旦レジスタ２４（第１図）
内に書き込まれ、次いでストローブ信号Ｓ｜MWに
よつてRAM１１ａの第０番地に書き込まれる。
また、ストローブ信号Ｓ｜MWはオアゲート６７
（第３図）を介してレジスタ４４，４３の各アツ
プ端子UPへ供給される。これにより、カウンタ
４４，４３によつて構成される10ビツトのカウン
タがインクリメントされる。以下、CPU２は
RAM１１ａの第１番地、第２番地…に書き込む
データを、前述した第２の処理によつて順次出力
する。これにより、RAM１１ａの各番地内に順
次データが書き込まれ、また、上述した10ビツト
のカウンタが順次インクリメントされる。 (3-2) CPU２による読み出し時の動作 CPU２は、レジスタおよびデユアルポート
RAM１１内のデータを、随時、画像表示と無関
係に読み出すことができる。この読み出し時に
は、リードデコーダ２１（第２図）からストロー
ブ信号Ｓ｜MR…が出力される。また、読み出し可
能なデータには予めデータ番号が割り当てられて
いる。このデータ番号、ストローブ信号、読み出
しデータの関係は次の通りである。 ０ Ｓ｜MR……デユアルポートRAM１１内のデ
ータ １ Ｓ｜ST……ステイタスデータ ２ Ｓ｜RR……ボーダレジスタ５２ｒ（第４図）
内のデータ ３ Ｓ｜RG……ボーダレジスタ５２ｇ（第４図）
内のデータ ４ Ｓ｜RB……ボーダレジスタ５２ｂ（第４図）
内のデータ ここで、ステイタスデータとは、信号DTMG
（第２図下部）、PG−GEL（第３図左部）、
BLANK３（第４図下部）の各状態を示すデータ
であり、これらの信号はバツフア２２（第２図）
の入力端へ印加されている。 次に、読み出し時の動作を説明する。 (i) データ個別読み出し動作 この動作は、データ番号「１」〜「４」のデー
タ内のいずれか１つを読み出す場合の動作であ
る。この場合、CPU２は、まず前述した第１の
処理によりポインタカウンタ１９内にデータ番号
を書き込む。次にポートアドレスPA１をアドレ
スバスへ出力した後、読み出しパルスを出力する
（以下、第３の処理と言う）。ポートアドレスPA
１が出力されると、インターフエイス７が信号
AOとして“１”を出力し、また、読み出しパル
スが出力されると、インターフエイス７が信号
WRとして“０”を出力すると共に、読み出しパ
ルスと同タイミングでパルス信号CSを出力する。
信号AOが“１”、信号WRは“０”になると、第
２図に示すアンドゲート６９が開状態となり、パ
ルス信号CSが同アンドゲート６９を通して出力
される。これにより、バツフア２７がスルー状態
となる。また、アンドゲート６９を通過したパル
ス信号は、同期用DFF１８を介して、リードス
トローブRDSTとして出力され、リードデコーダ
２１へ印加される。これにより、ポインタカウン
タ１９内のデータ番号に対応するストローブ信号
が同リードデコーダ２１から出力される。そし
て、例えばストローブ信号Ｓ｜STが出力された場
合は、バツフア２２がスルー状態となり、ステイ
タスデータがバツフア２２，２１を介してCPU
２のデータバスへ出力される。また、例えばスト
ローブ信号Ｓ｜RRが出力された場合は、第４図の
バツフア５３ｒがスルー状態となり、レジスタ５
２ｒ内のデータ（Ｒカラーデータ）が同バツフア
５３ｒ、バツフア２７を介してCPU２のデータ
バスへ出力される。CPU２のデータバスへ出力
されたデータは所定のタイミングでCPU２に読
み込まれる。 (ii) データ連続読み出し動作 この動作は、CPU２がデータ番号「１」〜
「４」のデータの内の複数のデータを連続して読
み出す場合の動作である。この動作は、前述した
レジスタ連続書き込み動作とほぼ同じであり、し
たがつて、詳しい説明は省略する。この場合、
CPU２が、まずモードレジスタ２５の第１ビツ
トに“１”を書き込み、次いで、ポインタカウン
タ１９に最初のデータ番号を書き込み、以後、上
述した第３の処理を繰り返す。これにより、各デ
ータが順次CPU２のデータバスへ出力される。 (iii) RAMデータ個別読み出し動作 デユアルポートRAM１１内のデータの内のい
ずれかを１つを読み出す場合は、CPU２が、ま
ずモードレジスタ２５の第５ビツトに“０”を書
き込み、次いで、ワードカウンタ４３、バイトカ
ウンタ４４（第３図）内にRAM１１ａのアドレ
スを書き込む。次に、ポインタカウンタ１９にデ
ータ番号「０」を書き込み、次いで第３の処理を
行う。この第３の処理により、リードデコーダ２
１（第２図）からストローブ信号Ｓ｜MRが出力さ
れ、デユアルポートRAM１１のリード端子RT
へ供給される。これにより、レジスタ４３，４４
の出力が示す番地内のデータが読み出され、出力
端子Ｑ１から出力され、この出力されたデータが
バツフア２７を介してCPU２のデータバスへ送
られる。 (iv) RAMデータ連続読み出し動作 この場合、CPU２は、前述した「RAM連続書
き込み動作」の場合と同様に、まずモードレジス
タ２５の第０，第１，第５ビツトに各々“０”を
書き込み、次に、スタートアドレスの下位２ビツ
トをバイトカウンタ４４に、上位８ビツトをワー
ドカウンタ４３に書き込む。次に、ポインタカウ
ンタ１９にデータ番号「０」を書き込み、以後、
第３の処理を繰り返し行う。この第３の処理の繰
り返しにより、ストローブ信号Ｓ｜MRが繰り返し
出力され、このストローブ信号Ｓ｜MRによりレジ
スタ４３，４４からなる10ビツトのカウンタが逐
次インクリメントされる。これにより、デユアル
ポートRAM１１内のデータがバイト単位で順次
読み出され、バツフア２７を介してCPU２のデ
ータバスへ出力される。 (v) RAMデータ選択読み出し動作 この動作は、第５図に示すRAM１１ａ内のＲ
カラーデータのみ、またはＧカラーデータのみ、
またはＢカラーデータのみ、またはアトリビユー
トビツトのみを連続的に読み出す場合の動作であ
る。この場合、CPU２は、まずモードレジスタ
２５の第０，第１，第５ビツトに各々“１”，
“１”，“０”を書き込む。これにより、信号FIX
−BA，AUT−INCが“１”、信号DIF−RDが
“０”となる。信号FIX−BAが“１”になると、
インバータ６６（第３図）の出力が“０”信号と
なり、この“０”信号がバイトカウンタ４４のエ
ネーブル端子ENへ供給される。これにより、以
後バイトカウンタ４４のアツプ端子へパルス信号
が供給されても、バイトカウンタ４４のアツプカ
ウントが行なわれず、バイトカウンタ４４の出力
が一定値に保たれる。また、信号FIX−BAが
“０”信号になると、オアゲート４５（第３図）
の出力が“１”信号となり、この“１”信号がワ
ードカウンタ４３のエネーブル端子ENへ出力さ
れる。これにより、以後ワードカウンタ４３が単
独で８ビツトのカウンタとして動作し、そのアツ
プ端子UPへ供給されるパルス信号をアツプカウ
ントとする。また、信号AUT−INCが“１”に
なると、アンドゲート６３（第２図）が開状態と
なり、信号DIR−RDが“０”になると、ワード
カウンタ４３の出力が、マルチプレクサ４２（第
３図）から出力される。 次に、CPU２は、バイトカウンタ４４に、読
み出すべきデータの種類に対応する数値を書き込
む。すなわち、Ｒカラーデータを読み出す場合は
「０」を、Ｇカラーデータを読み出す場合は「１」
を、Ｂカラーデータを読み出す場合は「２」を、
アトリビユートビツトを読み出す場合は「３」を
各々書き込む（第５図参照）。次にCPU２は、ス
タートアドレスをワードカウンタ４３に書き込
み、次いでポインタカウンタ１９に「０」を書き
込む。以後、前述した第３の処理を繰り返し行
う。この第３の処理の繰り返しにより、ワードカ
ウンタ４３が逐次インクリメントされ、バイトカ
ウンタ４４の出力（アドレスデータBA１−０）
によつて決まるデータのみがRAM１１ａから順
次読み出される。 (vi) 外部アドレスデータに基づくRAM読み出し
動作 モードレジスタ２５の第５ビツトに“１”を書
き込むと、信号DIR−RDが“11”信号となり、
マルチプレクサ４２の入力端子＜１＞のデータ
が、同マルチプレクサ４２から出力される。した
がつて、この場合、端子Ｔ７（第１図，第３図）
へアドレスデータを供給すると、そのアドレスデ
ータが同期用レジスタ４１、マルチプレクサ４２
を介してデユアルポートRAM１１へ供給され
る。すなわち、外部アドレスデータに基づくデー
タ読み出しが可能となる。 (3-3) 基本表示動作 表示コントローラ１の最も基本的な動作は、
VDP４（第１図）から出力されるドツトデータ
DD７−０をＲ，Ｇ，Ｂカラーデータに変換し、
次いでこれらのカラーデータをアナログカラー信
号RS，GS，BSに変換し、CRT表示装置８へ出
力することである。以下、この場合の動作につい
て説明する。 この場合、CPU２は、まずモードレジスタ２
５の第２ビツトに“１”を書き込む。これによ
り、信号DISP−ENBが“１”信号となり、アン
ドゲート７１（第２図）が開状態となる。次にペ
ージマスクレジスタ３４（第３図）に４ビツトの
データ「０」を書き込む。これにより、マルチプ
レクサ３６〜３９の各制御端子Ｃへ“０”信号が
供給され、同期用レジスタ３３の出力がマルチプ
レクサ３６〜３９を通して出力される。すなわ
ち、この場合、ドツトデータDD７−０が同期用
レジスタ３３，３５を介して、ドツトデータ
DDa７−０としてデユアルポートRAM１１のア
ドレス端子AT２へ印加される状態となる。次
に、デユアルポートRAM１１にＲ，Ｇ，Ｂカラ
ーデータを書き込み、また、各アトリビユートビ
ツトとして“０…０”（８ビツト）を書き込む。
次に、ボーダレジスタ５０ｒ，５０ｇ，５０ｂ
（第４図）に各々ボーダ領域の色を指定するカラ
ーデータを書き込む。次にCPU２は、VDP４を
介してVRAM５内にドツトデータ（カラーコー
ド）を書き込み、そして、VDP４へスタート指
令を出力する。VDP４は、このスタート指令を
受け、以後VRAM５からドツトデータを読み出
し、読み出したドツトデータをドツトデータDD
７−０として表示コントローラ１の端子Ｔ２へ逐
次出力する。また、このドツトデータDD７−０
の出力と並行して、同期信号SYN・Ｉ、ブラン
キング信号BLANK、デイスプレイタイミング信
号DTMG、ドツトクロツクDCLKを各々表示コ
ントローラ１の端子Ｔ３，Ｔ４，Ｔ５，Ｔ１７へ
出力する。 表示コントローラ１の端子Ｔ２へ供給されたド
ツトデータDD７−０は、レジスタ３３，３５
（第３図）およびマルチプレクサ３６〜３９（上
位４ビツト）を介して、ドツトデータDDa７−
０としてデユアルポートRAM１１のアドレス端
子AT２へ印加される。これにより、デユアルポ
ートRAM１１の出力端子Ｑ２〜Ｑ４から各々、
ドツトデータDDa７−０に対応するＲ，Ｇ，Ｂ
カラーデータRD７−０，GD７−０，BD７−０
およびアトリビユートデータAD７，AD６（共
に“０”）が出力される。そして、カラーデータ
RD７−０は、１タイミング遅延用のレジスタ４
７ｒを介して、加算回路４９ｒの一方の入力端へ
印加される。この時、マルチプレクサ４８ｒの制
御端子Ｃには、アトリビユート信号AS“０”が印
加されており、したがつて、マルチプレクサ４８
ｒから、その入力端子＜０＞のデータ「０」が出
力されている。この結果、加算回路４９ｒの出力
は、レジスタ４９ｒの出力と同一のカラーデータ
となり、このカラーデータがマルチプレクサ５１
ｒの入力端子＜１＞へ供給される。 このマルチプレクサ５１ｒは、画像表示期間に
おいては加算回路４９ｒから出力される画像表示
用のカラーデータを出力し、それ以外の期間にお
いては、ボーダレジスタ５０ｒ内のボーダ色用の
カラーデータを出力するものである。すなわち、
VDP４から出力されるデイスプレイタイミング
信号DTMG（画像表示期間を示す信号）は、DFF
７２（第２図下部）によつてドツトクロツク
DCLKと同期がとられ、DFF７３によつて１タ
イミング遅延され、アンドゲート７１を介してマ
ルチプレクサ５１ｒの制御端子Ｃへ供給される。
これにより、画像表示期間においては加算回路４
９ｒから出力されるカラーデータが、それ以外の
期間においてはレジスタ５０ｒ内のカラーデータ
がマルチプレクサ５１ｒから出力され、レジスタ
５２ｒへ供給される。レジスタ５２ｒは、マルチ
プレクサ５１ｒから出力されるカラーデータを１
タイミング遅延させてゲート回路５４ｒへ供給す
る。ゲート回路５４ｒは信号BLANK３によつて
開閉制御される回路である。ここで、信号
BLANK３は、第４図下部に示すように、VDP
４から出力されるブランキング信号BLANK（画
面表示期間を示す信号）を同期用レジスタ７５に
よつてドツトクロツクDCLKと同期させ、遅延用
レジスタ４６，７６によつて２タイミング遅延さ
せた信号であり、したがつて、ゲート回路５４ｒ
は、画面表示期間において開となり、レジスタ５
２ｒ内のカラーデータをDAC５５ｒへ出力する。
なお、ドツトデータDD７−０は、タイミング的
には、第３図のレジスタ３３，３５によつて同期
がとられ、第４図のレジスタ４７ｒ，５２ｒによ
つて２タイミング遅延されてゲート回路５４ｒへ
印加される。したがつて、ドツトデータDD７−
０がカラーデータに変換されてゲート回路５４ｒ
に印加されるタイミングと、ブランキング信号
BLANKが信号BLANK３として出力されるタイ
ミングと同じである。ゲート回路５４ｒを通過し
たカラーデータは、DAC５５ｒにおいてアナロ
グカラー信号に変換され、アンプ５６ｒを介して
カラー信号RSとしてCRT表示装置８へ出力され
る。 以上が、カラーデータRD７−０がカラー信号
RSに変換される過程である。カラーデータGD７
−０，BD−０も全く同様の過程によつて、カラ
ー信号GS，BSに変換される。 他方、VDP４から出力された同期信号SYN・
Ｉは、レジスタ７５（第４図下部）によつて同期
がとられ、レジスタ４６，７６によつて２タイミ
ング遅延され、アンプ７８を介して同期信号
SYN・ＯとしてCRT表示装置８へ出力される。
そして、上述したカラー信号RS，GS，BSおよ
び同期信号SYN・Ｏに基づいてCRT表示装置８
における画像表示が行なわれる。 (3-4) ブリンク表示動作 この動作は、上述した基本表示動作に基づいて
表示されている画像をブリンクさせる場合の動作
である。この場合、CPU２は、ページレジスタ
３０，３１（第３図）に各々、第１，第２のデー
タ（各４ビツト）を書き込み、次に、モードレジ
スタ２５の第４ビツトに“１”を書き込み、次い
でページマスクレジスタ３４にデータ“１，１，
１，１”を書き込む。モードレジスタ２５の第４
ビツトに“１”が書き込まれると、信号PG−
ENBが“１”信号となり、この“１”信号がア
ンドゲート７５（第３図左部）の第１入力端へ供
給される。このアンドゲート７５の第２入力端へ
は、VDP４から出力される信号PG−SEL（0.5秒
“１”，0.5秒“０”となる信号）が、同期用DFF
７６を介して供給されている。したがつて、信号
PG−ENBが“１”信号になると、アンドゲート
７５から0.5秒“１”，0.5秒“０”の信号がマル
チプレクサ３２の制御端子Ｃへ出力され、これに
より、マルチプレクサ３２から、ページレジスタ
３０内の第１のデータ、ページレジスタ３１内の
第２のデータが0.5秒おきに交互に出力される。
そして、出力されたデータがマルチプレクサ３６
〜３９の入力端子＜１＞へ印加される。次に、ペ
ージマスクレジスタ３４に“１，１，１，１”が
書き込まれると、マルチプレクサ３６〜３９の各
制御端子Ｃへ“１”信号が供給されることから、
ドツトデータDD７−０の上位４ビツトに代え
て、ページレジスタ３０，３１内の第１，第２の
データが交互にマルチプレクサ３６〜３９から出
力され、ドツトデータDD７−０の下位４ビツト
と共に、ドツトデータDDa７−０としてデユア
ルポートRAM１１のアドレス端子AT２へ出力
される。すなわち、ドツトデータDDa７−０が
0.5秒ごとに変化することになり、したがつて、
表示画像がブリンクする。 また、ページマスクレジスタ３４内に、例えば
“１，１，０，０”を書き込んだ場合は、ドツト
データDD７ａ−０の上位２ビツトのみをページ
レジスタ３０，３１内のデータに変えることがで
き、また、例えばページマスクレジスタ３４内に
“１，０，０，０”を書き込んだ場合は、ドツト
データDDa７−０の最上位ビツトのみを変える
ことができる。すなわち、ページマスクレジスタ
３４内のデータを変えることによつて、ブリンク
時の表示色を種々変えることが可能となる。 (3-5) カラーデータ修飾動作 この表示コントローラ１は、デユアルポート
RAM１１のアトリビユートビツトの第７ビツト
に“１”を書き込んでおくことにより、VRAM
４の書き換えを行うことなくカラーデータRP７
−０，GD７−０，BD７−０を変化させること
ができる。以下、この場合の動作を説明する。 いま、例えばあるカラーコードＫ１に対応する
アトリビユートビツトの第７ビツトに“１”を書
き込んだとする。この場合、ドツトデータDDa
７−０として、カラーコードＫ１がデユアルポー
トRAM１１のアドレス端子AT２へ印加される
と、デユアルポートRAM１１からカラーコード
Ｋ１に対応するカラーデータRD７−０，GD７
−０，BD７−０が各々出力されると共に、アト
リビユートデータAD７として“１”が出力され
る。そして、次のドツトクロツクDCLKによつ
て、これらのカラーデータがレジスタ４７ｒ，４
７ｇ，４７ｂに読み込まれると共に、アトリビユ
ートデータAD７“１”がレジスタ４６に読み込
まれ、これにより、アトリビユート信号ASが
“１”信号となる。アトリビユート信号ASが
“１”信号になり、この“１”信号がマルチプレ
クサ４８ｒの制御端子Ｃへ印加されると、レジス
タ５２ｒ内のカラーデータがマルチプレクサ４８
ｒを介して加算回路４９ｒへ供給され、これによ
り、加算回路４９ｒから、レジスタ４７ｒのカラ
ーデータと、レジスタ５２ｒ内のカラーデータと
を加算した新たなカラーデータが出力される。こ
こで、レジスタ５２ｒ内のカラーデータは、レジ
スタ４７ｒ内のカラーデータより１ドツトクロツ
クDCLK前に表示されるドツトの色を決めるデー
タである。したがつて、レジスタ４９ｒ内のカラ
ーデータにレジスタ５２ｒ内のカラーデータを加
算するということは、レジスタ４７ｒ内のカラー
データに、１ドツトクロツクDCLK前に表示され
るドツトのカラーデータを加算することを意味す
る。 以上がカラーデータRD７−０についての修飾
動作である。カラーデータGD７−０，BD７−
０についても、アトリビユート信号ASが“１”
の場合に、同様の修飾が行なわれる。 「発明の効果」 以上説明したように、この発明によれば、カラ
ーデータを変更するカラー変更データが書き込ま
れる第１，第２のレジスタと、前記第１，第２の
レジスタに書き込まれた前記カラー変更データ
を、所定のタイミングで交互に出力する第１の選
択手段と、前記第１の選択手段の出力のうち、い
ずれのビツトを前記カラーデータの対応するビツ
トと入れ換えるかを指定するビツト指定データを
出力する第３のレジスタと、前記第１の選択手段
が出力するカラー変更データのうち、前記ビツト
指定データによつて指定される複数ビツトを、前
記カラーコードの対応するビツトと入れ換えて、
新たなカラーコードとして出力する第２の選択手
段と、前記第２の選択手段が出力する前記新たな
カラーコードを、前記カラーデータに変換する変
換手段とを設けたので、上記第３のレジスタ内の
データを変更することにより、ブリンク時の表示
色を種々変えることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示コント
ローラ１を用いたカラーデイスプレイ装置の構成
を示すブロツク図、第２図〜第４図は各々表示コ
ントローラ１の詳細を示す回路図であり、第２図
は制御部の構成を示す図、第３図はRAMアドレ
ス形成部の構成を示す図、第４図はデユアルポー
トRAM１１およびカラーデータ変換回路１２
ｒ，１２ｇ，１２ｂの構成を示す図、第５図はデ
ユアルポートRAM１１内に設けられている
RAM１１ａの構成を示す図である。 １…表示コントローラ、１１…デユアルポート
RAM、１２ｒ，１２ｇ，１２ｂ…カラーデータ
変換回路、３０，３１…ページレジスタ、３２，
３６〜３９…マルチプレクサ、３４…ページマス
クレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 表示色に１対１に対応するカラーコードを、
   カラーデータに変換し、これらのカラーデータを
   さらにアナログカラー信号に変換して出力する表
   示コントローラにおいて、 (a) 前記カラーデータを変更するカラー変更デー
   タが書き込まれる第１，第２のレジスタと、 (b) 前記第１，第２のレジスタに書き込まれた前
   記カラー変更データを、所定のタイミングで交
   互に出力する第１の選択手段と、 (c) 前記第１の選択手段の出力のうち、いずれの
   ビツトを前記カラーデータの対応するビツトと
   入れ換えるかを指定するビツト指定データを出
   力する第３のレジスタと、 (d) 前記第１の選択手段が出力するカラー変更デ
   ータのうち、前記ビツト指定データによつて指
   定される複数ビツトを、前記カラーコードの対
   応するビツトと入れ換えて、新たなカラーコー
   ドとして出力する第２の選択手段と、 (e) 前記第２の選択手段が出力する前記新たなカ
   ラーコードを、前記カラーデータに変換する変
   換手段と を具備することを特徴とする表示コントローラ。