JPS62135885A

JPS62135885A - 表示コントロ−ラ

Info

Publication number: JPS62135885A
Application number: JP60277364A
Authority: JP
Inventors: 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1985-12-10
Filing date: 1985-12-10
Publication date: 1987-06-18
Also published as: JPH052239B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、ＣＰＵ（中央処理装置）制御によるカラー
ディスプレイ装置等に使用される表示コントローラに関
する。

「従来の技術」一般に、ＣＰＵ制御によるカラーディスプレイ装置にお
いて画像表示を行う場合は、予めＶＲＡＭ（ビデオＲＡ
Ｍ）内に表示ドツト対応でカラーコードを記憶させてお
き、このカラーコードを読み出し、カラールックアップ
テーブル（以下、ＬＵＴと称する）によってＲ（レッド
）、Ｇ（グリーン）。

Ｂ（ブルー）カラーデータに変換し、このカラーデータ
を更にＲ，Ｇ、Ｂカラー信号（アナログ信号）に変換し
て、同期信号と共にＣＲＴカラー表示装置へ出力する。

「発明か解決しようとする問題点ｊところで、従来のこの種のカラーディスプレイ装置は、
単にＶ　ＲＡ　Ｍ内のカラーコードをＲ２Ｇ。

Ｂカラー信号に変換して表示するだけであり、このため
、表示の自由度が低く、また、画像変更の都度ＣＰＵが
Ｖ　Ｒ、Ａ　Ｍ内のデータを嘗き換えなければならない
ことから、ＣＰＵの負担が大きい欠点があった。

この発明は上述した事情に鑑みてなされたしので、従来
以上に多彩な画像表示をすることができ、しかも、ＣＰ
Ｕの負担を従来より小さくすることができる表示コント
ローラを提供することを目的としている。

「問題点を解決するための手段」この発明による表示コントローラは、カラーデータおよ
び表示制御データが記憶される記憶手段と、前記記憶手
段からカラーデータおよび表示制御データを読み出す読
み出し手段と、読み出されたカラーデータに、涜み出さ
れた表示制御データに屑っく修飾を行う修飾手段と、こ
の修飾手段によって修飾されたカラーデータをアナログ
信号に変換してカラー表示装置へ出力するディフタル／
アナログ変換器とを具備することを特徴としている。

「実施例」以下、図面を参照してこの発明の一実施例について説明
する。第１図はこの発明の一実施例による表示コントロ
ーラ１を用いたドツト表示によるカラーディスプレイ装
置の構成を示すブロック図である。以下、このディスプ
レイ装置について詳述する。

（１）概略構成第１図において、２はＣＰＵ、３はＣＰｔＪ２において
用いられるプログラムが記憶されたＲＯＭおよびデータ
記憶用のＲＡＭからなるメモリ、４はビデオディスプレ
イプロセッサ（以下、ＶＤＰと称す）、５はＶＲＡＭで
ある。ＶＤＰ４は、ＣＰ［Ｊ２からパスライン６を介し
て供給されるカラーコードをＶＲＡＭ５内に書き込み、
また、書き込んだカラーコードを読み出し、ドツトデー
タＤＩ）７−０（８ピツト）として表示コントローラｌ
へ順次出力する。また、このＶＤＰ４は、同期信号５Ｙ
Ｎ−１，ブランキング信号ＢＬＡＮＫ、ディスプレイタ
イミング信号Ｄ　Ｔ　Ｍ　Ｇ　、ページセレクト信号Ｐ
Ｃ−ＳＥＬおよびドツトクロックＤ　ＣＬ　Ｋを各々表
示コントローラｌへ出力する。ここで、同期信号５ＹＮ
−ＩはＣＲＴ表示装置における表示の同期をとるための
信号、ブランキング信号ＢＬ、　Ａ　Ｎ　Ｋは画面表示
期間において“１”、それ以外の期間において“０”と
なる信号、ディスプレイタイミング信号ＤＴＭＧは画像
表示期間において“１”、それ以外の期間において０”
となる信号である。なお、画面表示期間と画像表示期間
とは異なる。すなわち、表示画面は画像表示領域とボー
ク領域とに分けられ、画像は画像表示領域にのみ表示さ
れ、ボーク領域は一色で表示される。画像表示期間とは
、画像表示領域が走査される期間、また、画面表示期間
とは画面（画像表示領域およびボーク領域）が走査され
る期間である。また、ページセレクト信号ＰＧ−３ＥＬ
は、例えば０゜５秒“ｌ”、０．５秒“０”を繰り返す
信号、ドツトクロックＤＣＬＫは、表示画面の各ドツト
表示のタイミングを示す信号である。インターフェイス
回路７は、ＣＰＵ２と表示コントローラｌとを接続する
ための回路である。表示コントローラ１は、ＶＤＰ４か
ら１共給されるドツトデータＤＤ７−０をＲ、Ｇ　、Ｉ
３カラーデータに変換し、次いでこれらのカラーデータ
をレッドカラー信号ＲＳ、グリーンカラー信号ＧＳ、ブ
ルーカラー信号ＢＳ（いずれもアナログ信号）に変換し
、ＣＲ１表示装置８へ出力する。また、この表示コント
ローラ１は信号ＹＳおよび同期信号５ＹＮ−０をＣＲ１
表示装置８へ出力する。なお、このコントローラ１にお
いて、端子Ｔ　ＩはＣＰＵ２のデータバスに直接接続さ
れている。ＣＲ１表示装置８は、テレヒジョン受像機の
機能を存するカラー表示装置であり、表示コントコーラ
ｌから供給される信号ＹＳが“１”の時、同コントロー
ラＩから供給されるレッドカラー信号ｉｔ　Ｓ　、クリ
ーンカラー信号ＧＳ、ブルー力ラー信号ＢＳおよび同期
信号５ＹＮ−０に基づいてカラー表示を行い、また、信
号ＹＳが“０”の時は、テレビジョン信号による表示を
行う。

（２）表示コントローラｌの詳細構成第２図〜第４図は各々表示コントローラｌの詳細構成を
示ず回路図である。この表示コントローラｌは大きく分
けると、第２図に示す制御部と、第３図に示すＲＡＭア
ドレス形成部と、第４図に示すデュアルポートＲＡＭＩ
Ｉおよびカラーデータ変換回路１２ｒ、１２ｇ、Ｉ　２
ｂに分けられる。以下、各部の構成を順次説明する。な
お、各部の動作については後に詳述する。

（２−１）制御部；第２図この制御部は、主にＣＰＵ２と表示コントローラＩとの
間のデータ授受の制御を行う回路である。

図において、１７は３ビツトのレジスタであり、そのロ
ード端子りへ供給されるドツトクロックＤＣＬＫに基づ
いて入力データを読み込み、出力端から出力する。この
レジスタ１７は同期をとるためのレジスタである。すな
わち、ＣＰＵ２のクロックパルスとＶＤＰ４から出力さ
れるドツトクロックＤＣＬＫとは同期かとられていない
。したがって、ＣＰＵ２のクロックパルスに同期した信
号およびデータについては、ドツトクロックＤＣＬＫに
同期した信号およびデータに直さなければならない。レ
ジスタ１７はこの目的で設けられたものである。また、
同レジスタ１７の下方に示すＤＦＦ（Ｄ型フリップフロ
ップ）１８もこの目的で設けられたものである。ポイン
タカウンタ１９は、４ビツトのアップカウントであり、
そのアップ端子ＵＰに供給される信号をアップカウント
し、まｆこ、ロード端子りへ信号か供給された時データ
ＷＤ３−〇を読み込む。なお、データＷＤ３−０は、同
図下部に示すレジスタ６０の出力の下位４ビツトである
。ライトデコーダ２０は、ポインタカウンタ１９の出力
をデコードするもので、そのエネーブル端子ＥＮヘライ
トストローブＷＲＳＴが供給された時のみエネーブル状
態となり、デコード結果をストローブ信号＄　Ｍ　Ｗ　
、・・・とじて出力する。

同様に、リードデコーダ２１は、ポインタカウンタＩ９
の出力をデコードし、そのデコード結果をリードストロ
ーブＲＤＳＴが供給された時のみストローブ信号＄ＭＲ
・・・として出力する。２１，２２はバッファであり、
その制御端子Ｃへ“ｌ”信号が供給された時は入力デー
タをそのまま出力端から出力し、また、“０”信号が供
給された時は出力端がハイインピーダンス状態となる。

また、バッファ２７と端子ＴＩとを接続するラインは８
ビツトの双方向バスである。レジスタ６０は、そのロー
ド端子りへ信号Ｃ８が供給された時、端子ＴＩに得られ
るデータ、すなわちＣＰＵ２のデータバスのデータを読
み込み、レジスタ２４へ出力する。

レジスタ２４は、ライトストローブＷＲＳＴが供給され
た時レジスタ２３の出力データを読み込み、データＷＤ
Ｂ７−０として出力する。モードレジスタ２５は、スト
ローブ信号＄ＭＤが供給された時データＷＤＢ５−０（
データＷＤＢ７−０の下位６ビツト）を読み込む６ビツ
トのレジスタである。

（２−２）ＲＡＭアドレス形成部；第３図このＲＡＭア
ドレス形成部は、ドツトデータ（カラーコード）ＤＤ７
−０を変換して新たなドツトデータＤＤａ７−０とする
ブロックＢ１と、アドレスデータＲＷＡ７−０（８ビツ
ト）およびＢＡＩ−〇（２ビツト）を形成するブロック
Ｂ２とから構成され、各データは各々デュアルポートＲ
ＡＭ　１１（第４図）のアドレス端子ＡＴ２．ＡＴ１へ
供給される。

ブロックＢｌにおいて、３０．３１は各々４ビツトのペ
ージレジスタ、３２はマルチプレクサである。このマル
チプレクサ３２は、その制御端子Ｃへ“１”信号が供給
された時、入力端＜１＞のデータを出力し、“０”信号
が供給された時は、入力端〈０〉のデータを出力する。

３３は同期用レジスタ、３４は４ビツトのページマスク
レジスタ、３５は同期用レジスタ、３６〜３９はマルチ
プレクサである。また、ブロックＢ２において、４１は
同期用レジスタ、４２はマルチプレクサ、４３はワード
カウンタ、４４はバイトカウンタである。これらのカウ
ンタ４３，４４は各々、ロード端子りへ信号が供給され
た時データＷＤＢ７−０．ＷＤＢ１−０を読み込み、ま
た、エネーブル端子ＥＮへ“１”信号か供給されている
場合に、アップ端子ＵＩ）の信号をアップカウントする
。また、バイトカウンタ４４のキャリイアウド信号ＣＯ
がオアゲー）・４５の入力端へ供給されている。

（２−３）デュアルポートＲＡＭｌ１．第４図このデュ
アルポートＲＡＭＩＩは、カラーコードをカラーデータ
に変換するＬＵＴであり、１０２４バイトのＲＡＭ１ｔ
ａと周辺回路とから構成されている。第５図はＲＡ　Ｍ
　！　、１　ａの構成を示す図であり、このＲＡＭ１１
ａの０〜３番地には各々、カラーコード「０」に対応す
るＲ、Ｇ、Ｂカラーデータおよびアトリビュートビット
（各８ビツト）カ記憶され、４〜７番地には各々カラー
コード［ｌ、に対応するＲ、Ｇ、Ｂカラーデータおよび
アトリビュートヒツトが３己憶され、・・、１０２０〜
１０２３番地には各々カラーコードｒ２５５Ｊに対応す
るＲ　、　Ｇ　、　Ｂカラーデータおよびアトリビュー
トビットが記憶されている。そして、デュアルポートＲ
ＡＭＩＩのアドレス端子ＡＴ２へ供給されろドツトデー
タＤＤａ７−０（カラーコード）に基づいて、対応する
Ｒ　、Ｇ　、！’３カラーデータおよびアトリビュート
ビットか読み出され、Ｒ、Ｇ　、Ｂカラーデータが各々
出力端子Ｑ２〜Ｑ４からカラーデータＲＤ’ｌ−０，Ｇ
Ｄ７−０．ＢＤ７−０として出力され、また、アトリビ
ュートヒツトが出力端子Ｑ５から出力される。この場合
、アトリビュートビットの第７．第６ビツトがアトリビ
ュートデータ、八Ｄ７゜ＡＤ６として出力される。なお
、アトリビュートビットの第５〜第０ビツトは、この実
施例においては使用されていない。また、アトリビュー
トビブトの機能については後に説明する。

このように、第４図に示すデュアルポートＲＡＭ１ｌは
、そのアドレス端子ＡＴ２にドツトデータＤＤａ７−０
を印加した場合に、Ｒ，Ｇ、Ｂカラーデータおよびアト
リビュートビットが読み出されるが、この読み出しと全
く独立して、ＲＡ　Ｍ　１１ａの書き込み／涜み出しを
バイト単位で行うことができるようになっている。すな
わち、このデュアルポートＲＡＭ１ｌのアドレス端子Ａ
ＴＩヘアドレスデータ（１０ビツト）を印加し、データ
端子Ｗ　Ｄ　Ｔへ８ビツトのデータを印加し、そして、
書き込み端子Ｗ　Ｔへパルス信号を印加すれば、ＲＡＭ
　Ｉ　Ｉ　ａの書き込みが行なわれ、また、アドレス端
子ＡＴｌヘアトレスデータを印加し、そして、読み出し
端子ＲＴヘパルス信号を印加すれば、該アドレスデータ
が示す番地内のデータか読み出され、出力端子Ｑ１から
出力される。面述したアドレスデータｎＷＡ７−０およ
びＢＡＩ−０は、上述した読み出し／方き込みの際のア
ドレスを指定するデータであり、アドレスデータＩＩ　
Ｗ　Ａ　７−０かア）・レス端子ＡＴＩの上位８ヒツト
に、アドレスデータｒ３ＡＩ−０が丁位２ヒツトに各々
印加される。

（２−４）カラーデータ（１ｒ飾回路１２ｒ、Ｉ　２ｇ
、ｌ　２ｂ、第・１図このカラーデータ（さ飾回路１２ｒ〜＋２ｂは各々同一
構成の回路であり、カラーデータＲＤ７−０゜Ｓに応じ
て修飾し、次いでこの修飾後のデータをアナログ信号に
変換し、カラー信号ＲＳ　、Ｇ　Ｓ　、ＢＳとして出力
する。なおアトリビュート信号Ａ　Ｓとは、アトリビュ
ートデータＡＤ７をレジスタ４６によって、１ドツトク
ロブクタイミング（以下、単にタイミングという）遅延
させた信号である。

次に、カラーデータ修飾回路１２ｒにおいて、・１７ｒ
はカラーデータＲＤ７−０を１タイミング遅通させて出
力するレジスタ、・１８ｒは上記信号ＡＳによって制御
されろマルチプレクサ、４９ｒは＋１［１算回路、５０
ｒはデータ６ｒｉ域の色を決めろカラーデータか書き込
まれろデータレジスタでｊうろ。

５１ｒはマルチプレクサ、５２ｒはマルチプレクサ５１
ｒの出力を１タイミング遅延させるレジスタ、５３ｒは
バッファ、５・１ｒはゲート回路である。このケート回
路５４「は、その制御端子Ｃに“ｌ”信号が印加された
時開状態、“０”信号が印加された時閉状態となる。５
５ｒはＤＡＣ（ディノタル／アナロク変換器）であり、
このＤＡＣ５５ｒの出力が−１”／ゴ”；　Ａ　、Ｌ　
Ａ　１−−ｈ　２　１９　Ｅ”−１”）　ＣＬ−１−山
力される。

（３）表示コントローラＩの動作（３”−１）ＣＰＵ２による書き込み時の動作ＣＰＵ２
は、表示処理に先立って表示コントローラｉ内の各レジ
スタおよびデュアルポートＲＡＭ１ｌの書き込みを行う
。この書き込み時には、ライトデコーダ２０（第２図）
からストローブ信号が出力される。また、各レジスタ等
にはレジスタ番号か割り当てられている。このレジスタ
番号。

ストローブ信号、書き込みが行なわれるレジスタ等との
関係は次の通りである。

０　　＄ＭＷ・・・・・・デュアルポートＲＡＭｌ１１
　　＄ＭＤ・・・・・・モードレジスタ２５（第２図）
２ＳＷＡ・・・・・・ワードカウンタ４３（第３図）３
　　＄ＢＡ・・・・・・バイトカウンタ４４（第３図）
４　　＄ＭＡ・・・・・・ページマスクレジスタ３４（
第３図）５　＄ＰＯ・・・・・・ページレジスタ３０（第３図）
６　＄Ｐ１・・・・・・ページレジスタ３１（第３図）
７　　＄１３Ｒ・・・・・・ボークレジスタ５０ｒ（第
４図）８　　＄ＢＧ・・・・・ボークレジスタ５０ｇ（
第４図）９　５１３Ｂ・・・・・ボークレジスタ５０　
ｂ（１４図）次に、書き込み時の動作を説明する。なお
、インターフェイス７（第１図）には、ボートアドレス
として２アドレス割り当てられている。以下、これらの
アドレスをボートアドレスＰＡＯ，ＰＡｌとする。

（ｉ）レジスタ側別書き込み動作この動作は、上述したレジスタ２５，４３．・・・５０
ｂのいずれか１つにデータを書き込む場合の動作である
。この場合、ＣＰＵ２は、まずボートアドレスＰＡＯを
アドレスバスに出力し、次いでレジスタ番号をデータバ
スに出力し、そして、書き込みパルスを出力する（以下
、第１の処理という）。

ボートアドレスＰＡＯが出力されると、インターフェイ
ス７がこれを検知し、信号ＡＯとして“０”を出力する
。次いで、書き込みパルスが出力されると、インターフ
ェイス７がリード／ライト信号ＷＲとして“ｌ”を出力
すると共に、書き込みパルスと同タイミングでパルス信
号Ｃ８を出力する。

パルス信号Ｃ６がインターフェイス７から出力されると
、この信号Ｃ８がレジスタ６０（第２図）のロード端子
りへ供給され、これにより、データバス上のレジスタ番
号がレジスタ６０に読み込まれ、ポインタカウンタ１９
の入力端へ供給される。一方、信号ＡＯが“０”、信号
ＷＲが“ｌ”になると、アンドゲート６１（第２図）が
開状態となり、パルス信号Ｃ８が同アンドゲート６１お
よび同期用レジスタ１７を介してポインタカウンタ１９
のロー′　ド端子しへ印加される。これにより、レジス
タ６０に読み込まれたレジスタ番号が、ポインタカウン
タＩ９に読み込まれ、ライトデコーダ２０へ出力される
。

次に、ＣＰＵ２はボートアドレスＰ　Ａ　１をアドレス
バスへ出力し、次いで書き込みデータをデータバスへ出
力し、そして、書き込みパルスを出力する（以下、第２
の処理という）。インターフェイス７は、ボートアドレ
スＦＡＩを受け、信号ＡＯとして“１”を出力し、また
、書き込みパルスを受け、リード／ライト信号ＷＲとし
て“ｌ”を出力すると共に、パルス信号Ｃ８を出力する
。パルス信号Ｃ８が出力されると、データバス上のデー
タがレジスタ６０に読み込まれる。また、信号ＡＯ。

Ｗｒｌが“ｌ”になると、アンドゲート６２が開状態と
なり、信号Ｃ８が同アンドゲート６２．レジスタ１７を
介して、ライトストローブＷＲ８Ｔとして出力される。

このライトストローブＷＲＳＴにより、レジスタ６０内
のデータがレジスタ２４内に読み込まれ、この読み込ま
れたデータがレジスタ２５．４３・・・へ供給される。

また、ライトストローブＷＲ８Ｔが出力されろと、この
ストローブＷＲ３Ｔが出力されている間、ライトデコー
ダ２０がエネーブル状態となり、ポインタカウンタ１９
の出力に対応するストローブ信号＄ＭＷ・・・がライト
デコーダ２０から出力される。これにより、同ストロー
ブ信号が印加されるレジスタ２５．＝１３・・・にレジ
スタ２４内のデータが読み込まれる。

（１１）レジスタ連続書き込み動作この動作は、複数のレジスタ２５．４３・・・内にデー
タを連続して古き込む場合の動作である。この場合、Ｃ
ＰＵ２は、まず上記（１）で説明した処理によってモー
ドレジスタ２５（第２図）内に第１ヒントか“１”とな
るデータを書き込Ｇ、、これにより、同レジスタ２５か
ら出力される信号ＡＵＴ−ＩＮＣが“１”となり、この
“ｌ”信号がアンドゲート６３（第２図左上）へ供給さ
れ、同アンドゲート６３が開状聾となる。次に、例えば
レジスタ番号−１１」〜「９」の各レジスタ３４．３０
・・・５０ｂにデータを書き込む場合は、ＣＰＵ２が上
記（ｉ）の処理によりレジスタ番号ｒ４Ｊのレジスタ３
４内にデータを書き込む。この書き込みが終了した時点
で、ポインタカウンタ１９内にはレジスタ番号ｒ４Ｊが
保持されろ。次にＣＰＵ２は、上記（ｉ）の処理におけ
る第２の処理、すなわち、ボートアドレスＰＡ１の出力
、レジスタ番号「５」のレジスタ３０に書き込むべきデ
ータの出力、書き込みパルスの出力を行う。これにより
、インターフェイス７から信号ＡＯ，ＷＲとして“ｌ”
が出力されると共に、パルス信号Ｃ８が出力され、パル
ス信号Ｃ９によりて上記データかレジスタ６０に読み込
まれる。次いて、ライトストローブＷ　Ｉｔ　Ｓ　Ｔが
出力され、このライトストローブＷ　ｆｌ　Ｓ　Ｔによ
って、レジスタ６０内のデータがレジスタ２４に読み込
まれる。

また、ライトストローブＷ　’ＲＳ　Ｔは、オアゲート
６４、アンドゲート６３．レジスタ１７を介してポイン
タカウンタ１９のアップ端子ＵＰへ供給され、これによ
り、ポインタカウンタ１９がインクリメントされ、その
カウント出力が「５」となり、このカウント出力「５」
がライトデコーダ２０へ供給される。この結果、ライト
ストローブＷＲ９Ｔのタイミングでライトデコーダ２０
からストローブ信号＄ＰＯが出力され、このストローブ
信号＄ＰＯによってレジスタ２４内のデータがレジスタ
３０（第２図）内に読み込まれる。

以下同様に、ＣＰＵ２が、上記第２の処理によってレジ
スタ３１．５０ｒ、５０ｇ、５０ｂ内に書き込むべきデ
ータを順次出力すると、これらのデータが順次各レジス
タに書き込まれる。

（ｉｉｉ）ＲＡＭ個別書き込み動作この動作は、ＲＡＭＩＩａのいずれか１つの番地内にの
みデータを書き込む場合の動作である。

この場合、ＣＰＵ２はまずモードレジスタ２５の第５ヒ
ツトに“０”を書き込む。これにより、信号ＤＩＲ−Ｒ
Ｄが“０”となる。信号Ｄ　Ｉ　ｌ’ｌＲＤが“０”に
なると、マルチプレクサ４２（第３図）の入力端子〈０
〉のデータ、すなわち、ワードカウンタ４３の出力デー
タＷＡ　７−０か同マルチプレクサ・１２からデータＲ
ＷＡ７−０として出力され、デュアルポートＲＡＭ１１
へ供給される。次にＣＰＵ２は、ＲＡＭＩＩａのデータ
書き込みを行うべきアドレスの下位２ビツトをハイドカ
ウンタ４４に占き込み、次いで上位８ピツトをワードカ
ウンタ４３に書き込む。これにより、同アドレスがデュ
アルポートＲＡＭ１１のアドレス端子ＡＴ＋へ供給され
る。次にＣＰＵ２は、ポインタカウンタＩ９に「０」を
占き込み（前記第１の処理）、次いで、占き込みデータ
を出力する（第２の処理）。このデータは、一旦レジス
タ２４（第２図）内に書き込まれ、次いでストローブ信
号＄ＭＷによってＲＡＭ１１ａの当該番地内に書き込ま
れる。

（１警）ＲＡＭ連続書き込み動作デュアルポートＲＡ　Ｍ　１１内に連続してデータを書
き込む場合は、ＣＰＵ２が、まずモードレジスタ２５の
第Ｏ１第１．第５ビットに各々“０”を書き込む。これ
により、信号Ｆ　Ｉ　Ｘ−ＢＡ、ＡＵＴ−Ｉ　ＮＣ，Ｄ
　Ｉ　Ｒ−ＲＤが“０”となる。信号ＦＩＸ−ＢＡが“
０”になると、インバータ６６（第３図）の出力が“１
”となり、バイトカウンタ４４がエネーブル状態となり
、また、オアゲート、１５がスルー状態となる。これに
より、２ｐＩのカウンタ４４．４３がＩＩＩＭのＩＯピ
ットのアップカウンタに構成される。また、信号ＤＩＲ
−ＲＤが”０”になると、マルチプレクサ４２（第３図
）の入力端子〈０〉のデータが同マルチプレクサ４２か
ら出力される。次にＣＰＵ２は、スタートアドレスの下
位２ヒツトをバイトカウンタ４・１に書き込み、次いで
上位８ビツトをワードカウンタ４３に書き込む。

例えば、ＲＡ〜１１１ａの全エリア（１０２−１バイト
）にデータを古き込む場合（以下、この場合で説明する
）は、カウンタ４４．４３に各々データ「０」を書き込
む。次にＣＰＵ２は、ポインタカウンタ１９に「０」を
書き込み、次いでＲＡＭＩ　Ｉａの第０番地に書き込む
べきデータを出力する。このデータは、一旦レジスタ２
４（第１図）内に書き込まれ、次いでストローブ信号＄
ＭＷによってＲＡＭＩＩａの第０番地に書き込まれる。

また、ストローブ信号＄ＭＷはオアゲート６７（第３図
）を介してレジスタ４４．４３の各アップ端子ＵＰへ供
給される。これにより、カウンタ４４，４３によって構
成されるＩＯビットのカウンタがインクリメントされる
。以下、ＣＰＵ２はＲＡＭｌ１ａの第１番地、第２番地
・・・に書き込むべきデータを、前述した第２の処理に
よって順次出力する。これにより、ＲＡＭ１１ａの各番
地内に順次データが書き込まれ、また、上述したｌＯビ
ットの力「クンタが順次インクリメントされる。

（３−２）ＣＰＵ２による読み出し時の動作ＣＰＵ２は
、レジスタおよびデュアルポートＲＡＭＩＩ内のデータ
を、随時、画像表示と無関係に読み出すことができろ。

この読み出し時には、リードデコーダ２１（第２図）か
らストローブ信号＄■Ｒ・・が出力される。また、読み
出し可能なデータには予めデータ番号か割り当てられて
いる。

このデータ番号、ストローブ信号、読み出しデータの関
係は次の通りである。

０　　＄ＭＲ・・・・・・デュアルポートＲＡＭＩＩ内
のデータ１　　＄ＳＴ・・・・・・スティタスデータ２　　＄Ｒ
Ｒ・・・・・・ボーダレジスタ５２ｒ（第４図）内のデ
ータ３　　＄ＲＧ・・・・・・ポーダレジスタ５２ｇ（第４
図）内のデータ４　　＄ＲＢ・・・・・・ボーダレジスタ５２ｂ（第４
図）内のデータここで、スティタスデータとは、信号Ｄ　Ｔ　Ｍ　Ｇ（
第２図下部）、ＰＧ−９ＥＬ（第３図左部）、ＢＬＡＮ
Ｋ３（第４図下部）の各状態を示すデータであり、これ
らの信号はバッファ２２（第２図）の入力端へ印加され
ている。

次に、読み出し時の動作を説明する。

（１）データ個別読み出し動作この動作は、データ番号「１」〜「４」のデータの内の
いずれか１つを読み出す場合の動作である。

この場合、ＣＰＵ２は、まず前述した第１の処理により
ポインタカウンタ１９内にデータ番号を書き込む。次に
、ポートアドレスＦＡＩをアドレスバスへ出力した後、
読み出しパルスを出力する（以下、第３の処理と言う）
。ボートアドレスＦＡＩが出力されると、インターフェ
イス７が信号ＡＯとして“ｌ”を出力し、また、読み出
し、パルスが出力されろと、インターフェイス７が信号
ＷＲとして“０”を出力すると共に、読み出しパルスと
同タイミングでパルス信号Ｃ８を出力する。信号ＡＯが
“ｌ”、信号ＷＲが“０”になると、第２図に示すアン
ドゲート６９が開状態となり、パルス信号Ｃ５が同アン
ドゲート６９を通して出力される。これにより、バッフ
ァ２７がスルー状態となる。また、アンドゲート６９を
通過したパルス信号は、同期用Ｄ　［；’　Ｆ　１８を
介して、リードストローブＲＤＳＴとして出力され、リ
ードデコーダ２１へ印加される。これにより、ポインタ
カウンタ１９内のデータ番号に対応するストローブ信号
が同リードデコーダ２Ｉから出力される。そして、例え
ばストローブ信号＄ＳＴが出力されｆコ場合は、バッフ
ァ２２がスルー状態となり、スティタスデータがバッフ
ァ２２．２１を介してＣＰＵ２のデータバスへ出力され
る。また、例えばストローブ信号＄ＲＲか出力された場
合は、第４図のバッファ５３ｒがスルー状態となり、レ
ジスタ５２ｒ内のデータ（Ｒカラーデータ）が同バッフ
ァ５３ｒ、バツフア２７を介してＣＰＵ２のデータバス
へ出力される。

ＣＰＵ２のデータバスへ出力されたデータは所定のタイ
ミングでＣＰＵ２に読み込まれる。

（ｉｉ）データ連続読み出し動作この動作は、ＣＰＵ２がデータ番号ｒｌＪ〜「４ｊのデ
ータの内の複数のデータを連続して読み出す場合の動作
である。この動作は、前述したレジスタ連続書き込み動
作とほぼ同じであり、したがって、詳しい説明は省略す
る。この場合、ＣＰＵ２が、まずモートレジスタ２５の
第１ビツトに“１”を吉さ込み、次いで、ポインタカウ
ンタ１９に最明のデータ番号を書き込み、以後、上述し
た第３の処理を操り返す。これにより、各データが順次
ＣＰＵ２のデータバスへ出力されろ。

（ｉｉｉ）ＲＡＭデータ個別読み出し動作デュアルポー
トＲＡＭ１１内のデータの内のいずれかを１つを読み出
す場合は、ＣＰＵ２が、まずモートレジスタ２５の第５
ビツトに“０”を書き込み、次いで、ワードカウンタ４
３．バイトカウンタ４４（第３図）内にＲＡＭ１１ａの
アドレスを書き込む。次に、ポインタカウンタ１９にデ
ータ番号「０」を書き込み、次いで第３の処理を行う。

この第３の処理により、リードデコーダ２１（第２図）
からストローブ信号＄ＭＲが出力され、デュアルポート
ＲＡＭＩＩのリード端子ＲＴへ供給されろ。これにより
、レジスタ４３．４４の出力が示す番地内のデータが読
み出され、出力端子Ｑｌから出力され、この出力された
データがバッファ２７を介してＣＰＵ２のデータバスへ
送られる。

（ｉＶ）ＲＡＭデータ連続読み出し動作この場合、ＣＰ
Ｕ２は、前述した・７ＲＡＭ連読書き込み動作二の場合
と同様に、まずモードレジスタ２５の第Ｏ０第１１第５
ピットに各々“０“を書き込み、次に、スタートアドレ
スの下位２ビツトをバイトカウンタ４４に、上位８ビツ
トをワードカウンタ４３に書き込む。次に、ポインタカ
ウンタ１９にデータ番号「０」を書き込み、以後、第３
の処理を繰り返し行う。この第３の処理の繰りこしによ
り、ストローブ信号＄ＭＲが繰り返し出力され、このス
トローブ信号＄ＭＲによりレジスタ４３．４４からなる
１０ビツトのカウンタが逐次インクリメントされる。こ
れにより、デュアルポートＲＡＭ１１内のデータがバイ
ト単位で順次読み出され、バッファ２７を介してＣＰＵ
２のデータバスへ出力される。

（Ｖ）ＲＡＭデータ選択読み出し動作この動作は、第５図に示すＲＡＭ１１ａ内のＲカラーデ
ータのみ、またはＧカラーデータのみ、またはＢカラー
データのみ、またはアトリビュートビットのみを連続的
に読み出す場合の動作である。この場合、ＣＰｔＪ２は
、まずモードレジスタ２５の第０．第１．第５ビツトに
各々“ｌ”、“ｌ”、“Ｏ”を書き込む。これにより、
信号Ｆ　Ｉ　Ｘ−ＢＡ。

Ａ　ＩＪ　Ｔ　　Ｉ　Ｎ　Ｃが“ｌ”、信号ＤＩＲ，−
ＲＤが“０”となる。信号ＦＩＸ−ＢＡが“１”になる
と、インバータ６６（第３図）の出力が“０”信号とな
り、この“０”信号がバイトカウンタ４４のエネーブル
端子ＥＮへ供給される。これにより、以後バイトカウン
タ４４のアップ端子へパルス信号が供給されても、バイ
トカウンタ４４のアップカウントが行なわれず、バイト
カウンタ４４の出力が一定値に保たれる。また、信号Ｆ
ＩＸ−ＢＡが“０”信号になると、オアゲート４５（第
３図）の出力が“ｌ”信号となり、この“ｌ”信号がワ
ードカウンタ４３のエネーブル端子ＥＮへ出力される。

これにより、以後ワードカウンタ４３が単独で８ビツト
のカウンタとして動作し、そのアップ端子ＵＰへ供給さ
号ＡＵＴ−ＩＮＣが“１”になると、アンドゲート６３
（第２図）が開状態となり、信号Ｄ　Ｉ　Ｒ−ＲＤが“
０”になると、ワードカウンタ４３の出力が、マルチプ
レクサ４２（第３図）から出力される。

次に、ＣＰＵ２は、バイトカウンタ４４に、ｊ売み出ず
べきデータの種類に対応する数値を書き込む。すなわち
、Ｒカラーデータを読み出す場合は「０」を、Ｇカラー
データを読み出す場合は「１」を、Ｂカラーデータを読
み出す場合は「２」を、アトリビュートビットを読み出
す場合は「３」を各々書き込む（第５図参照）。次にＣ
ＰＵ２は、スタートアドレスをワードカウンタ４３に書
き込み、次いでポインタカウンタＩ９に「０」を書き込
む。以後、前述した第３の処理を繰り返し行う。この第
３の処理の操り返しにより、ワードカウンタ４３が逐次
インクリメントされ、バイトカウンタ４４の出ツノ（ア
ドレスデータＢＡＩ−０）によって決まるデータのみが
ＲＡＭＬＩａから順次読み出される。

（ｖＩ）外部アドレスデータに基づ＜ＲＡＭ読み出し不
１１／「モードレジスタ２５の第５ビツトに“ｌ“を書き込むと
、信号ＤＩＲ−ＲＤが“ビ信号となり、マルチプレクサ
４２の入力端子＜１＞のデータが、同マルチプレクサ４
２から出力される。したがって、この場合、端子Ｔ７（
第１図、第３図）ヘアドレスデータを供給すると、その
アドレスデータが同期用レジスタ４１．マルチプレクサ
４２を介してデュアルポートＲＡＭＩＩへ供給される。

すなわち、外部アドレスデータに基づくデータ読み出し
が可能となる。

（３−，３）基本表示動作表示コントローラｌの最も基本的な動作は、ＶＤＰ４（
第１図）から出力されるドツトデータＤＤ７−０をＲ、
Ｇ　、Ｂカラーデータに変換し、次いでこれらのカラー
データをアナログカラー信号ＲＳ。

ＧＳ、ＢＳに変換し、ＣＲＴ表示装置８へ出力すること
である。以下、この場合の動作について説明する。

この場合、ＣＰＵ２は、まずモードレジスタ２５の第２
ビツトに“ｌ”を書き込む。これにより、信号ＤＩＳＰ
−ＥＮＢが“Ｉ”信号となり、アントゲート７１（第２
図）が開状態となる。次にページマスクレジスタ３４（
第３図）に４ビツトのデータ「０」を書き込む。これに
より、マルチプレクサ３６〜３９の各制御端子Ｃへ“０
”信号が供給され、同期用レジスタ３３の出力がマルチ
プレクサ３６〜３９を通して出力される。すなわち、こ
の場合、ドツトデータＤＤ７−０が同期用レジスタ３３
゜３５を介して、ドツトデータＤＤａ７−０としてデュ
アルポートＲＡＭ１１のアドレス端子ＡＴ２へ印加され
る状態となる。次に、デュアルポートＲＡＭＩＩにＲ，
Ｇ、Ｂカラーデータを書き込み、また、各アトリビュー
トビットとして“０・・・０“（８ビツト）を書き込む
。次に、ボーダレジスタ５０ｒ。

５０ｇ、５０ｂ（第４図）に各々ポーダ領域の色を指定
するカラーデータを書き込む。次にＣＰＵ２は、ＶＤＰ
４を介してＶＲＡＭ５内にドツトデータ（カラーコード
）を書き込み、そして、ＶＤＰ４へスタート指令を出力
する。　ＶＤＰ４は、このスタート指令を受け、以後Ｖ
ＲＡＭ５からドツトデータを読み出し、読み出したドツ
トデータをドツトデータＤＤ７−０として表示コントロ
ーラｌの端子Ｔ２へ逐次出力する。また、このドツトデ
ータＤＤ７−０の出力と並行して、同期信号ＳＹＮ・■
、ブランキング信号ＢＬＡＮＫ、ディスプレイタイミン
グ信号ＤＴＭＧ、ドツトクロックＤＣＬＫを各々表示コ
ントローラ１の端子Ｔ　３　、Ｔ　４　、Ｔ　５　。

Ｔ１７へ出力する。

表示コントローラｌの端子Ｔ２へ供給されたドツトデー
タＤＤ７−０は、レジスタ３３．３５（第３図）および
マルチプレクサ３６〜３９（上位４ビツト）を介して、
ドツトデータＤＤａ７−０としてデュアルポートＲＡＭ
ＩＩのアドレス端子ＡＴ２へ印加される。これにより、
デュアルポートＲＡ　Ｍ　１１の出力端子Ｑ２〜Ｑ４か
ら各々、ドツトデータＤＤａ７−０に対応するＲ、Ｇ’
、ＢカラーコータＲＤフ−０，ＧＤ７−０．ＢＤ７−０
およびアトリビュートデータＡ　Ｄ７　、　ｒ〜Ｄ６（
共に“０”）が出力される。そして、カラーデータＲＤ
７−０は、ｌタイ：　カｈ’　ｊ’ｔ！　ＩＫ　ｍ／７
’ｌ　Ｉ−；ｉ　ｆｆ　）ｖ　Ｊ　７−　ｋ−Δｌ　＝
　　ｈｒ＋ＭＹ開路４９ｒの一方の入力端へ印加される
。この時、マルチプレクサ４８ｒの制御端子Ｃには、ア
トリビュート信号ＡＳ“０”が印加されており、したが
って、マルチプレクサ４８ｒから、その入力端子〈０〉
のデータ「０」が出力されている。この結果、加算回路
４９ｒの出力は、レジスタ４７ｒの出力と同一のカラー
データとなり、このカラーデータがマルチプレクサ５１
ｒの入力端子〈１〉へ供給される。

このマルチプレクサ５１ｒは、画像表示期間においては
加算回路４９ｒから出力されろ画像表示用のカラーデー
タを出力し、それ以外の期間においては、ボークレジス
タ５０ｒ内のポーダ色用のカラーデータを出力するもの
である。すなわち、ＶＤＰ４から出力されるディスプレ
イタイミング信号Ｄ　Ｔ　Ｍ　Ｇ　（画像表示期間を示
す信号）は、ＤＦＦ７２（第２図下部）によってドツト
クロックＤＣＬＫと同期がとられ、ＤＦＦ７３によって
１タイミング遅延され、アンドゲート７１を介してマル
チプレクサ５１ｒの制御端子Ｃへ供給される。これによ
り、画像表示期間においては加算回路４９ｒから出力さ
れるカラーデータが、そ７１以外の期間においてはレジ
スタ５０ｒ内のカラーデータがマルチプレクサ５１ｒか
ら出力され、レジスタ５２ｒへ供給される。レジスタ５
２ｒは、マルチプレクサ５１ｒから出力されろカラーデ
ータを１タイミング遅延させてケート回路５４ｒへ供給
する。

ケート回路５４ｒは信号ＢＬＡＮＫ３によって開閉制御
される回路である。ここで、信号ＢＬＡＮＫ３は、第４
図下部に示すように、ＶＤＰ４から出力されろブランキ
ング信号ＢＬＡＮＫ（画面表示期間を示す信号）を同期
用レノスタフ５によってドブトクロソクＤＣＬＫと同期
させ、遅延用レジスタ４６．７６によって２タイミング
遅延させた信号であり、したがって、ゲート回路５４ｒ
は、画面表示期間において開となり、レジスタ５２ｒ内
のカラーデータをＤＡＣ５５ｒへ出力する。なお、ドツ
トデータＤＤ７−０は、タイミング的には、第３図のレ
ジスタ３３．３５によって同期がとられ、第４図のレジ
スタ４７ｒ、５２ｒによって２タイミング遅延されてゲ
ート回路５４ｒへ印加されろ。したがって、ドツトデー
タＤＤ７−０がカラーデータに変換されてゲート回路５
４ｒに印加されるタイミングと、ブランキング信号Ｂ　
Ｌ　ＡＮＫが信号ＢＬＡＮＫ３として出力されるタイミ
ングと同じである。ゲート回路５４ｒ８通過し１こカラ
ーデータは、ＤＡＣ５５ｒにおいてアナログカラー信号
に変換され、アンプ５６ｒを介してカラー信号Ｒ８とし
てＣＲＴ表示装置８へ出力される。

以上が、カラーデータＲＤ７−０がカラー信号ＲＳに変
換される過程である。カラーデータＧＤ７−０．ＢＤ７
−０も全く同様の過程によって、カラー信号Ｇ　Ｓ　、
Ｂ　Ｓに変換される。

他方、ＶＤＰ４から出力された同期信号ＳＹＮ・■は、
レジスタ７５（第４図下部）によって同期がとられ、レ
ジスタ４６．７６によって２タイミング遅延され、アン
プ７８を介して同期信号ＳＹＮ・０としてＣＲＴ表示装
置８へ出力される。そして、上述したカラー信号ＲＳ　
、Ｇ　Ｓ　、Ｂ　Ｓおよび同期信号５ＹＮ−０に基づい
てＣＲＴ表示装置８におけろ画像表示が行なわれる。

（３−４）ブリンク表示動作この動作は、上述した基本表示動作に基づいて表示され
ている画像をブリンクさせる場合の動作である。この場
合、ＣＰＵ２は、ページレジスタ３０．３１（第３図）
に各々、第１．第２のデータ（各４ピツト）を書き込み
、次に、モードレジスタ２５の第４ビツトに“Ｉ”を書
き込み、次いでページマスクレジスタ３４にデータ“ｔ
、Ｉ、Ｉ、ｌ”を書き込む。モードレジスタ２５の第４
ヒツ）・に“１ｍが書き込まれると、信号ＰＣ−ＥＮＢ
か“１”信号となり、この“ｌ”信号がアンドゲート７
５（第３図左部）の第１入力端へ供給される。このアン
ドゲート７５の第２入力端へは、ＶＤＰ４から出力され
ろ信号ＰＧ−３ＥＬ（０，５秒“Ｉ”、０．５秒“０”
となる信号）が、同期用ＤＦＦ７６を介して供給されて
いる。したがって、信号ＰＧ−ＥＮＢが“ｌ”信号にな
ると、アンドゲート７５から０゜５秒“Ｉ”、０．５秒
“０”の信号がマルチプレクサチブレクサ３２から、ペ
ージレジスタ３０内の第１のデータ、ペールレジスタ３
Ｉ内の第２のデータが０．５秒おきに交互に出力される
。そして、出力されたデータがマルチプレクサ３６〜３
９の入力端子＜１＞へ印加される。次に、ページマスク
レジスタ３４に“ｌ、ｉ、Ｉ、ｌ”が書き込まれると、
マルチプレクサ３６〜３９の各制御端子Ｃへ′１“信号
が供給されることから、ドツトデータＤＤ７−〇の上位
４ビツトに代えて、ページレジスタ３０．３１内の第１
．第２のデータが交互にマルチプレクサ３６〜３９から
出力され、ドツトデータＤＤ７−０の下位４ヒツトと共
に、ドツトデータＤＤａ７−０としてデュアルポートＲ
ＡＭＩＩのアドレス端子ＡＴ２へ出力される。すなわち
、ドツトデータＤＤａ７−０が０．５秒ごとに変化する
ことになり、したがって、表示画像がブリンクする。

なお、ページマスクレジスタ３４内に、例えば“１．ｔ
、Ｏ，Ｏ“を書き込んだ場合は、ドットデーメタ３０．
３１内のデータに変えることができ、また、例えばペー
ジマスクレジスタ３４内に“ｌ。

０．０．０”を書き込んだ場合は、ドツトデータＤＤａ
７−０の最上位ビットのみを変えろことができる。

（３−５）カラーデータ修飾動作この表示コントローラｌは、デュアルポートＲＡＭＩＩ
のアトリビュートビットの第７ビツトに“ｌ”を書き込
んでおくことにより、ＶＲＡＭ４の書き換えを行うこと
なくカラーデータＲＤ７−０゜ＧＤ７−０．ＢＤ７−０
を変化させることができる。以下、この場合の動作を説
明する。

いま、例えばあるカラーコードＫｌに対応するアトリビ
ュートビットの第７ビツトに“１″を書き込んだとする
。この場合、ドツトデータＤＤａ７−〇として、カラー
コードＫｌがデュアルポートＲＡＭＩＩのアドレス端子
ＡＴ２へ印加されると、デュアルポートＲＡＭＩＩから
カラーコードに１に対応するカラーデータＲＤ７−０．
ＧＤ７−０゜ＢＤ７−０が各々出力されろと共に、アト
リビュートデータＡＤ７として“ｌ”が出力される。そ
して、次のドツトクロツクＤＣＬＫによって、これらの
カラーデータがレジスタ４７ｒ、４７ｇ、４７ｂに読み
込まれると共に、アトリビュートデータＡＤ７“ｌ”が
レジスタ４６に読み込まれ、これにより、アトリビュー
ト信号ＡＳか“１”信号となる。

アトリビュート信号ＡＳが“１”信号になり、この“Ｉ
”信号がマルチプレクサ４８ｒの制御端子Ｃへ印加され
ると、レジスタ５２ｒ内のカラーデータがマルチプレク
サ４８ｒを介して加算回路４９ｒへ供給され、これによ
り、加算回路４９ｒから、レジスタ４７ｒ内のカラーデ
ータと、レジスタ５２ｒ内のカラーデータとを加算した
新たなカラーデータが出力される。ここで、レジスタ５
２ｒ内のカラーデータは、レジスタ４７ｒ内のカラーデ
ータより１ドツトクロツクＤＣＬＫＦｆに表示されるド
ツトの色を決めるデータである。したがって、レジスタ
４７ｒ内のカラーデータにレジスタ５２ｒ内のカラーデ
ータを加算するということは、レジスタ４７ｒ内のカラ
ーデータに、１ドツトクロツクＤＣＬＫ前に表示される
ドツトのカラーデータを加算することを意味する。

以上がカラーデータＲＤ　７−０についての修飾動作で
ある。カラーデータＧＤ７−０．ＢＤ７−０についても
、アトリビュート信号ＡＳが“１”の場合に、同様の修
飾が行なわれる。

次に、このカラーデータ修飾の効果について説明する。

なお、カラーコード「０」に対応するカラーデータ、す
なわち第５図の０〜２番地に記憶されているカラーデー
タを各々「０」とする。

■いま、例えば第６図に示すように、背景が白で、この
背景の中に、各面の色が赤、青、黄の箱を表示する場合
について考察する。なお、図において符号Ｂはボーダ領
域を示している。この場合、まず、ＶＲＡＭ５の全域に
カラーコード「０」を書き込み（ＶＲＡＭ５をクリアし
）、次に、画像表示領域の最左端のドツト列Ｄ１の各ド
ツトに対応するＶＲＡＭ５の記憶位置に白のカラーコー
ドを書き込み、次いで、デュアルポートＲＡＭＩＩ内の
、カラーコード「０」に対応するアトリビュートビット
の第７ビツトに“Ｉ”を書き込む。これにより、全画像
表示領域が白となる。この理由は次の通りである。

まず、ある時点で、ＶＲＡＭ５から第６図に示すドツト
ｄｉのカラーコードが読み出されると、ドツトｄｌが白
で表示される。次に、ドツトｄ２のカラーコードとして
「０」が読み出され、デュアルポートＲＡＭＩＩに供給
されると、同ＲＡＭＩＩからドツトデータＲＤ７−０．
ＧＤ７−０．ＢＤ７−０として「０」が出力されると共
に、アトリビュートデータＡＤ７として“１”が出力さ
れる。これにより、加算回路４９ｒ、４９ｇ、４９ｂに
おいて、１つ面のドツトｄ１のカラーコードと「０」と
が加算され、この加算結果、すなわち白のカラーデータ
が加算回路４９ｒ、４９ｇ、４９ｂから出力され、この
カラーデータによってドツトｄ２のカラー表示が行なわ
れる。以下同様にして、全画像表示領域が白で表示され
る。

次に、ドツト列Ｄ２の各ドツトに対応するＶＲＡＭ５の
記憶位置に赤のカラーコードを書き込む。

これにより、領域Ｒ１が赤で表示される。次に、ドツト
列Ｄ３の各ドツトに対応するＶＲＡＭ５の記憶位置に白
のカラーフードを書き込む。これにより、領域Ｒ１内の
領域Ｒ２が白で表示される。

以下同様に、ドツト列Ｄ４〜ＤＩＯに対応してＶＲＡ　
Ｍ　５内に青、青、赤、黄、黄、白、白のカラーコード
を記憶させれば、第６図の表示を行うことができる。す
なわち、従来はＶＲＡＭ５の全領域にカラーコードを書
き込む必要があったが、この実施例によれば、画像の境
界線に対応するＶＲＡＭ５の記憶位置にのみカラーコー
ドを書き込めばよい。

■いま、表示画面の、ある横−行のドツトの各々に対応
して、ＶｒｔＡＭＳ内に、第７図（イ）に示す状態でカ
ラーコードＫ　２　、Ｋ　３　、・・・を書き込み、ま
た、カラーコード０　、Ｋ　４　、Ｋ　５　、Ｋ　７　
、Ｋ　８　、Ｋ　９　。

Ｋ　Ｉ　Ｏに対応するデュアルポートＲＡＭＩＩのアト
リビュートビットの第７ビツトに“ｌ”を書き込んだと
する。ここで、簡単化のため各カラーコードＫ　２　、
Ｋ　３　、・・・はいずれも赤色のカラーコードとする
（Ｇカラーデータ、Ｂカラーデータが共に「Ｏｊ）。ま
た、この図は、カラーコードＫ　２　、Ｋ　３　、・・
・に対応するＲカラーデータの値を示している。また、
負のカラーデータ（カラーコードＩり５）は、２の補数
によって記憶されている。

以上の書き込み状態の場合、その行の表示状態は第７図
（ロ）に示す通りとなる。すなわち、まず、最左端のド
ツトｄｌは、カラーコードに２に対応する赤色で表示さ
れ、次のドツト範囲Ｄｌもカラーコードに２に対応する
赤色で表示され、次のドラ）ｄ２はカラーコードに３に
対応する赤色で表示され、次のドツト範囲Ｄ２は輝度が
徐々に増加する方向でドツト毎に変化する赤色で表示さ
れ、次のドツト範囲Ｄ３は輝度が徐々にに減少する方向
でドツト毎に変化する赤色で表示され、次のドツト範囲
Ｄ４はドツト範囲Ｄ３の最後の色と同じ赤色で表示され
、次のドツトｄ３はカラーコードに６に対応する赤色で
表示され、次のドツト範囲Ｄ５は輝度が曲線状に増加す
る方向でドツト毎に変化する赤色で表示され、次のドツ
ト範囲Ｄ６はドツト範囲Ｄ５の最後の色と同じ赤色で表
示される。

以上のような表示において、アトリビュートビットの使
用によって得られる利点は次の点にある。

すなわち、アトリビュートビットを使用しない場合、８
ピツトのカラーコードに基づいて表示できろ色は２５６
色である（デュアルポートＲＡＭ　１１を書き変えない
場合）。一方、アトリビュートビットを使用した上記の
表示によれば、ドツト範囲Ｄ　２　、Ｄ　３　、Ｄ　５
において、ＲＡＭＩＩを書き変えろことなく、２５６色
以外の色による表示が可能となり、例えばカラーコード
に４に対応するカラーデータの値が極めて小さい場合は
、ドツト範囲Ｄ２において色調を微細に変化させること
が可能となる。そして、この利点は、特に立体図形の表
示等において極めて有用である。

以上がこの発明の一実施例の詳細である。なお上記実施
例においては、ＬＵＴ内にアトリビュートビットを記憶
させたが、これに代えて、ＶＲＡＭ５内（こアトリヒュ
ートピ゛ットを３己憶させてもよい。この場合、ＶＲＡ
Ｍ５内にドツト対応でＲｌＧ、Ｂカラーデータおよびア
トリビュートビットを記憶させ、このＶＲＡＭ５内の各
データを読み出し、第４図のカラーデータ修飾回路１２
ｒ、１２ｇ、１２ｂおよびレジスタ４６へ印加する。

「発明の効果Ｊ以上説明したように、この発明によれば、カラーデータ
および表示制御データ（アトリビュートビット）が記憶
される記憶手段と、前記記憶手段からカラーデータおよ
び表示制御データを読み出す読み出し手段と、読み出さ
れたカラーデータに、読み出された表示制御データに基
づく修飾を行う修飾手段と、この修飾手段によって１１
飾されたカラーデータをアナログ信号に変換してカラー
表示装置へ出力するディフタル／アナログ変換器とを設
けたので、従来以上に多彩な画像表示をする二とができ
、しかも、ＣＰＵの負担を従来より小さくすることが可
能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示コントローラ１
を用いたカラーディスプレイ装置の構成を示すブロック
図、第２図〜第４図は各々表示コントローラｌの詳細を
示す回路図であり、第２図は制御部の構成を示す図、第
３図はＲＡＭアドレス形成部の構成を示す図、第４図は
デュアルポートＲＡＭＩＩおよびカラーデータ修飾回路
１２ｒ。１２ｇ、１２ｂの構成を示す図、第５図はデュアルポー
トＲＡＭ１１内に設けられているＲＡＭＩＩａの構成を
示す図、第６図、第７図は各々カラーデータ修飾の効果
を説明するための図である。ｌ・・・・・・表示コントローラ、１１・・・・・・デ
ュアルポートＲＡＭ、　　１２ｒ、１２ｇ、１２ｂ−・
・・・・カラーデータ修飾回路、４９ｒ・・・・・・加
算回路、５５ｒ・・・・・・ＤＡＣ（ディジタル／アナ
ログ変換回路）。

Claims

【特許請求の範囲】

（１）カラーデータおよび表示修飾データが記憶される
記憶手段と、前記記憶手段からカラーデータおよび表示
修飾データを読み出す読み出し手段と、読み出されたカ
ラーデータに、読み出された表示修飾データに基づく修
飾を行う修飾手段と、この修飾手段によって修飾された
カラーデータをアナログ信号に変換してカラー表示装置
へ出力するディジタル／アナログ変換器とを具備してな
る表示コントローラ。
（２）前記記憶手段は、カラーコードをカラーデータに
変換する変換テーブルである特許請求の範囲第１項記載
の表示コントローラ。
（３）前記記憶手段は、表示ドット対応でカラーデータ
が記憶されたビデオメモリである特許請求の範囲第１項
記載の表示コントローラ。
（４）前記修飾手段は、当該カラーデータと、１ドット
クロックタイミング前に表示されるべきドットのカラー
データとを加算する加算手段である特許請求の範囲第１
項〜第３項のいずれかの項記載の表示コントローラ。