JPH052247B2 - - Google Patents
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- JPH052247B2 JPH052247B2 JP62048332A JP4833287A JPH052247B2 JP H052247 B2 JPH052247 B2 JP H052247B2 JP 62048332 A JP62048332 A JP 62048332A JP 4833287 A JP4833287 A JP 4833287A JP H052247 B2 JPH052247 B2 JP H052247B2
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- 238000006243 chemical reaction Methods 0.000 claims description 25
- 238000001514 detection method Methods 0.000 claims description 20
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、高速動作が要求される回路に用い
て好適なデジタル・フエイズ・ロツクド・ループ
に関する。
て好適なデジタル・フエイズ・ロツクド・ループ
に関する。
「従来の技術」
変位検出用のエンコーダの出力信号を復調し
て、変位を検出する回路が種々開発されている。
て、変位を検出する回路が種々開発されている。
ここで、この種の回路の一例を第４図に示す。
第４図に示す回路は、検出対象の変位に対応する
アナログsinθ信号およびアナログcosθ信号を出力
するエンコーダの出力信号から、前記検出対象の
位相をデジタル値によつて検出する回路であり、
デジタル・フエイズ・ロツクド・ループを構成し
ている。
第４図に示す回路は、検出対象の変位に対応する
アナログsinθ信号およびアナログcosθ信号を出力
するエンコーダの出力信号から、前記検出対象の
位相をデジタル値によつて検出する回路であり、
デジタル・フエイズ・ロツクド・ループを構成し
ている。
第４図において、１，２はＡ／Ｄ変換器であ
り、各々アナログsinθ信号およびアナログcosθ信
号をデジジタル信号に変換する。５は関数発生
ROMであり、ｎビツトのカウンタ６のカウント
出力をアドレスデータとして、このアドレスデー
タに対応するsinΦ、cosΦの各データを出力する。
３はＡ／Ｄ変換器１の出力信号とデータcosΦと
を乗算する乗算器、４はＡ／Ｄ変換器２の出力信
号とデータsinΦとを乗算する乗算器である。８
は乗算器３，４の乗算結果を比較し、sin（θ−
φ）の値が正の場合は信号／Ｄを“０”、sin
（θ−φ）の値が負の場合は、信号／Ｄを“１”
とする比較器である。６は所定のクロツクCLK
をカウントするカウンタであり、信号／Ｄが
“０”のときアツプカウント、“１”のときダウン
カウントを行う。このカウンタ６の出力信号は、
ラツチ１０に供給されるとともに、前述したよう
に関数発生ROM５にアドレス信号として供給さ
れる。ラツチ１０は信号／Ｄの立ち上がり時に
カウンタ６の出力信号をラツチするように構成さ
れている。
り、各々アナログsinθ信号およびアナログcosθ信
号をデジジタル信号に変換する。５は関数発生
ROMであり、ｎビツトのカウンタ６のカウント
出力をアドレスデータとして、このアドレスデー
タに対応するsinΦ、cosΦの各データを出力する。
３はＡ／Ｄ変換器１の出力信号とデータcosΦと
を乗算する乗算器、４はＡ／Ｄ変換器２の出力信
号とデータsinΦとを乗算する乗算器である。８
は乗算器３，４の乗算結果を比較し、sin（θ−
φ）の値が正の場合は信号／Ｄを“０”、sin
（θ−φ）の値が負の場合は、信号／Ｄを“１”
とする比較器である。６は所定のクロツクCLK
をカウントするカウンタであり、信号／Ｄが
“０”のときアツプカウント、“１”のときダウン
カウントを行う。このカウンタ６の出力信号は、
ラツチ１０に供給されるとともに、前述したよう
に関数発生ROM５にアドレス信号として供給さ
れる。ラツチ１０は信号／Ｄの立ち上がり時に
カウンタ６の出力信号をラツチするように構成さ
れている。
上記構成によれば、デジタル・フエイズ・ロツ
クド・ループを構成する回路が、比較器８におけ
る演算、すなわちsin（θ−φ）を「０」とするよ
うに動作するから、θ＝Φとなり、カウンタ６の
出力信号はθに対応する値となる。また、sin（θ
−φ）＝０となる付近で信号／Ｄが“０”／
“１”を繰り返しても、ラツチ１０が設けられて
いるため、出力値の変動を避けることができる。
なお、上記回路は、本出願人による特願昭61−
54288に記載されている回路である。
クド・ループを構成する回路が、比較器８におけ
る演算、すなわちsin（θ−φ）を「０」とするよ
うに動作するから、θ＝Φとなり、カウンタ６の
出力信号はθに対応する値となる。また、sin（θ
−φ）＝０となる付近で信号／Ｄが“０”／
“１”を繰り返しても、ラツチ１０が設けられて
いるため、出力値の変動を避けることができる。
なお、上記回路は、本出願人による特願昭61−
54288に記載されている回路である。
「発明が解決しようとする問題点」
ところで、上述した従来のデジタル・フエイ
ズ・ロツクド・ループにおいては、例えば、カウ
ンタ６が８ビツトで、計数するクロツクCLKが
2MHzであつたとすると、ループが追い付ける最
大の周波数は、2MHz／256＝7.8KHzとなる。し
かし、検出対象である移動体が高速で移動する場
合は、入力信号7.8KHzを超す場合が多く、動作
の高速化が望まれていた。この場合、システムク
ロツクの高速化はROMのアクセススピード、比
較器の処理スピード等に限界があるため、むやみ
に高速化することができず、また、Ａ／Ｄ変換器
１，２の変換時間があるため、この時間以上のス
ピードアツプは望めなかつた。
ズ・ロツクド・ループにおいては、例えば、カウ
ンタ６が８ビツトで、計数するクロツクCLKが
2MHzであつたとすると、ループが追い付ける最
大の周波数は、2MHz／256＝7.8KHzとなる。し
かし、検出対象である移動体が高速で移動する場
合は、入力信号7.8KHzを超す場合が多く、動作
の高速化が望まれていた。この場合、システムク
ロツクの高速化はROMのアクセススピード、比
較器の処理スピード等に限界があるため、むやみ
に高速化することができず、また、Ａ／Ｄ変換器
１，２の変換時間があるため、この時間以上のス
ピードアツプは望めなかつた。
この発明は、上述した事情に鑑みてなされたも
ので、極めて高速の処理を図ることができるデジ
タル・フエイズ・ロツクド・ループを提供するこ
とを目的としている。
ので、極めて高速の処理を図ることができるデジ
タル・フエイズ・ロツクド・ループを提供するこ
とを目的としている。
「問題点を解決するための手段」
この発明は、上記問題点を解決するために、検
出対象の変位に対応するアナログ正弦信号および
アナログ余弦信号を出力するエンコーダの出力信
号から前記検出対象の位相を検出するデジタル・
フエイズ・ロツクド・ループにおいて、前記正弦
信号および前記余弦信号をデジタル信号に変換す
るとともに、変換ビツト数が最上位ビツトから任
意に制御し得る第１、第２のＡ／Ｄ変換器と、ア
ドレスデータに対応する正弦値および余弦値を発
生する複数のメモリから成り、前記各メモリのア
ドレスバス数および出力ビツト数が前記第１、第
２のＡ／Ｄ変換器の変換ビツト数に対応して設定
されているメモリ群と、前記第１、第２のＡ／Ｄ
変換器の特定ビツトの出力周波数を検出する周波
数検出手段と、この周波数検出手段の検出周波数
が高くなると前記第１、第２のＡ／Ｄ変換器の変
換ビツト数を減少させるとともに、前記変換ビツ
ト数に対応した前記メモリを選択するセレクト手
段と、前記各メモリが出力する正弦値および余弦
値に前記第２および第１のＡ／Ｄ変換器の出力信
号を各々乗算する第１、第２の乗算手段と、前記
第１、第２の乗算手段の出力値を比較し、比較結
果に応じた信号を出力する比較手段と、所定のク
ロツクをカウントするとともに、前記比較手段の
出力信号によりアツプ／ダウンが制御され、か
つ、カウントビツト数が任意に制御可能に構成さ
れるとともに、カウント出力が前記各メモリに対
しアドレスデータとして供給されるカウント手段
と、前記カウント手段のカウントビツト数を前記
第１、第２のＡ／Ｄ変換器の変換ビツト数に応じ
て切り換えるカウントビツトセレクト手段とを具
備している。
出対象の変位に対応するアナログ正弦信号および
アナログ余弦信号を出力するエンコーダの出力信
号から前記検出対象の位相を検出するデジタル・
フエイズ・ロツクド・ループにおいて、前記正弦
信号および前記余弦信号をデジタル信号に変換す
るとともに、変換ビツト数が最上位ビツトから任
意に制御し得る第１、第２のＡ／Ｄ変換器と、ア
ドレスデータに対応する正弦値および余弦値を発
生する複数のメモリから成り、前記各メモリのア
ドレスバス数および出力ビツト数が前記第１、第
２のＡ／Ｄ変換器の変換ビツト数に対応して設定
されているメモリ群と、前記第１、第２のＡ／Ｄ
変換器の特定ビツトの出力周波数を検出する周波
数検出手段と、この周波数検出手段の検出周波数
が高くなると前記第１、第２のＡ／Ｄ変換器の変
換ビツト数を減少させるとともに、前記変換ビツ
ト数に対応した前記メモリを選択するセレクト手
段と、前記各メモリが出力する正弦値および余弦
値に前記第２および第１のＡ／Ｄ変換器の出力信
号を各々乗算する第１、第２の乗算手段と、前記
第１、第２の乗算手段の出力値を比較し、比較結
果に応じた信号を出力する比較手段と、所定のク
ロツクをカウントするとともに、前記比較手段の
出力信号によりアツプ／ダウンが制御され、か
つ、カウントビツト数が任意に制御可能に構成さ
れるとともに、カウント出力が前記各メモリに対
しアドレスデータとして供給されるカウント手段
と、前記カウント手段のカウントビツト数を前記
第１、第２のＡ／Ｄ変換器の変換ビツト数に応じ
て切り換えるカウントビツトセレクト手段とを具
備している。
「作用」
エンコーダの出力信号周波数が高くなると、第
１、第２のＡ／Ｄ変換器の変換ビツト数が少なく
なると同時に、これに対応してメモリの出力ビツ
ト数およびカウント手段のカウントビツト数が減
少する。
１、第２のＡ／Ｄ変換器の変換ビツト数が少なく
なると同時に、これに対応してメモリの出力ビツ
ト数およびカウント手段のカウントビツト数が減
少する。
「実施例」
以下、図面を参照してこの発明の実施例につい
て説明する。
て説明する。
第１図は、この発明の一実施例の構成を示すブ
ロツク図であり、図において、前述した第４図の
各部に対応する部分には同一の符号を付しその説
明を省略する。
ロツク図であり、図において、前述した第４図の
各部に対応する部分には同一の符号を付しその説
明を省略する。
第１図において、１１，１２は各々アナログ
sinθ信号およびアナログcosθ信号を最上位ビツト
から順にデジタル信号に変換するＡ／Ｄ変換器で
あり、セレクタ１５からEOC（End of
Conversion）制御信号が供給されると、Ａ／Ｄ
変換動作を終了するようになつている。このＡ／
Ｄ変換器１１，１２の出力信号は、乗算器３，４
に各々供給されるとともに、各々の最上位ビツト
信号が入力周波数判定回路１６に供給される。入
力周波数判定回路１６は、Ａ／Ｄ変換器１１，１
２の最上位ビツト信号の変化から入力信号の周波
数を検出し、検出した周波数値に基づいて、セレ
クタ１５およびクロツクコントローラ１７に対し
制御信号Sa，Sbを各々供給する。クロツクコン
トローラ１７は、回路各部に供給されるシステム
クロツククを出力するものであり、また、入力周
波数判定回路１６の制御により、入力信号周波数
が高くなると、その値に応じて、システムクロツ
クを高速にすることができるようになつている。
sinθ信号およびアナログcosθ信号を最上位ビツト
から順にデジタル信号に変換するＡ／Ｄ変換器で
あり、セレクタ１５からEOC（End of
Conversion）制御信号が供給されると、Ａ／Ｄ
変換動作を終了するようになつている。このＡ／
Ｄ変換器１１，１２の出力信号は、乗算器３，４
に各々供給されるとともに、各々の最上位ビツト
信号が入力周波数判定回路１６に供給される。入
力周波数判定回路１６は、Ａ／Ｄ変換器１１，１
２の最上位ビツト信号の変化から入力信号の周波
数を検出し、検出した周波数値に基づいて、セレ
クタ１５およびクロツクコントローラ１７に対し
制御信号Sa，Sbを各々供給する。クロツクコン
トローラ１７は、回路各部に供給されるシステム
クロツククを出力するものであり、また、入力周
波数判定回路１６の制御により、入力信号周波数
が高くなると、その値に応じて、システムクロツ
クを高速にすることができるようになつている。
次に、M1〜Mnは、各々供給されるアドレスデ
ータAdrに対応したsinΦ、cosΦ信号を出力する
関数発生メモリ（ROM）であり、関数発生メモ
リM1、M2……Mnの順で、出力データビツト数
およびアドレスバス数が少なくなるように設定さ
れている。この場合、関数発生メモリM1、M2…
…Mnの各アドレスバスは、上位側から順に供通
接続されている。また、各関数発生メモリM1〜
Mnは、セレクタ１５によつていずれか１つが選
択されるようになつている。この場合、セレクタ
１５は、信号Saに基づき、入力周波数が高くな
るほどEOC制御信号を早いタイミングで出力し
てＡ／Ｄ変換器１１，１２の変換ビツト数を少な
くし、また、これに対応させて関数発生メモリ
M1〜Mnも出力ビツト数の少ないものを選択す
る。
ータAdrに対応したsinΦ、cosΦ信号を出力する
関数発生メモリ（ROM）であり、関数発生メモ
リM1、M2……Mnの順で、出力データビツト数
およびアドレスバス数が少なくなるように設定さ
れている。この場合、関数発生メモリM1、M2…
…Mnの各アドレスバスは、上位側から順に供通
接続されている。また、各関数発生メモリM1〜
Mnは、セレクタ１５によつていずれか１つが選
択されるようになつている。この場合、セレクタ
１５は、信号Saに基づき、入力周波数が高くな
るほどEOC制御信号を早いタイミングで出力し
てＡ／Ｄ変換器１１，１２の変換ビツト数を少な
くし、また、これに対応させて関数発生メモリ
M1〜Mnも出力ビツト数の少ないものを選択す
る。
１８は、所定のクロツク信号CLKをカウント
するカウンタであり、下位側がｎビツト、上位側
がＬビツトで構成され、下位側ｎビツトの任意の
ビツト位置にセレクタ１５からの信号TIを入力
し得るようになつている。信号TIの入力ビツト
位置の選択はセレクタ１５によつて行われるよう
になつており、入力周波数が高くなるに従つてよ
り上位側のビツトが選択される。
するカウンタであり、下位側がｎビツト、上位側
がＬビツトで構成され、下位側ｎビツトの任意の
ビツト位置にセレクタ１５からの信号TIを入力
し得るようになつている。信号TIの入力ビツト
位置の選択はセレクタ１５によつて行われるよう
になつており、入力周波数が高くなるに従つてよ
り上位側のビツトが選択される。
次に、上記構成によるこの実施例の動作につい
て説明する。
て説明する。
上述した構成において、入力信号周波数すなわ
ちアナログsinθ信号およびアナログcosθ信号の周
波数が高くなると、入力周波数判定回路１６がこ
れを検知し、信号Sa，Sbを検出周波数に対応し
た値にする。この結果、セレクタ１５がＡ／Ｄ変
換器１１，１２の変換ビツト数を少なくするよう
に動作し、Ａ／Ｄ変換器１１，１２における変換
時間が、減少されたビツト数分少なくなる。
ちアナログsinθ信号およびアナログcosθ信号の周
波数が高くなると、入力周波数判定回路１６がこ
れを検知し、信号Sa，Sbを検出周波数に対応し
た値にする。この結果、セレクタ１５がＡ／Ｄ変
換器１１，１２の変換ビツト数を少なくするよう
に動作し、Ａ／Ｄ変換器１１，１２における変換
時間が、減少されたビツト数分少なくなる。
また、関数発生メモリM1〜MnもＡ／Ｄ変換器
１１，１２の変換ビツト数に対応するものが選択
され、乗算器３，４における演算ビツト数が減少
し、これにより、乗算時間が短縮化される。
１１，１２の変換ビツト数に対応するものが選択
され、乗算器３，４における演算ビツト数が減少
し、これにより、乗算時間が短縮化される。
さらに、カウンタ１８においてはＡ／Ｄ変換器
１１，１２の変換ビツト数に応じたビツト位置に
信号TIが入力され、その位置からクロツク信号
CLKの計数が開始されるため、そのカウント出
力値は急速に変化していく。この場合、最下位か
ら第ｋ番目（ｋは１，２，３，……）に信号TI
を入力した場合は、カウンタ１８の下位側ｎビツ
トを全て使用するカウント動作にくらべて2(k-1)
倍のスピードとなる。そして、カウンタ１８のカ
ウント出力は、選択されている関数発生メモリに
アドレスデータAdrとして供給される。このよう
に、乗算器３，４→比較器８→カウンタ１８→関
数発生メモリ（M1〜Mn）なるループはビツト数
が減少されたデジタル・フエイズ・ロツクド・ル
ープを構成し、この結果、ループの動作速度が
2(k-1)倍高速化する。
１１，１２の変換ビツト数に応じたビツト位置に
信号TIが入力され、その位置からクロツク信号
CLKの計数が開始されるため、そのカウント出
力値は急速に変化していく。この場合、最下位か
ら第ｋ番目（ｋは１，２，３，……）に信号TI
を入力した場合は、カウンタ１８の下位側ｎビツ
トを全て使用するカウント動作にくらべて2(k-1)
倍のスピードとなる。そして、カウンタ１８のカ
ウント出力は、選択されている関数発生メモリに
アドレスデータAdrとして供給される。このよう
に、乗算器３，４→比較器８→カウンタ１８→関
数発生メモリ（M1〜Mn）なるループはビツト数
が減少されたデジタル・フエイズ・ロツクド・ル
ープを構成し、この結果、ループの動作速度が
2(k-1)倍高速化する。
なお、このときクロツクコントローラ１７が出
力するシステムクロツクの周波数を上昇させるこ
とができるから、これによつても、デジタル・フ
エイズ・ロツクド・ループの動作を高速化するこ
とができる。ただし、システムクロツクは関数発
生メモリM1〜Mnのリードスピードに対応してそ
の上限が設定されている。
力するシステムクロツクの周波数を上昇させるこ
とができるから、これによつても、デジタル・フ
エイズ・ロツクド・ループの動作を高速化するこ
とができる。ただし、システムクロツクは関数発
生メモリM1〜Mnのリードスピードに対応してそ
の上限が設定されている。
以上のように、この実施例によれば、入力信号
の周波数が高いときは、Ａ／Ｄ変換器１１，１２
の変換ビツト数およびデジタル・フエイズ・ロツ
クド・ループのビツト数が低減され、処理が高速
化される。この場合、検出対象が高速で移動して
いる際は、分解能があまり要求されないため、ビ
ツト数の低減は検出精度に悪影響を与えない。
の周波数が高いときは、Ａ／Ｄ変換器１１，１２
の変換ビツト数およびデジタル・フエイズ・ロツ
クド・ループのビツト数が低減され、処理が高速
化される。この場合、検出対象が高速で移動して
いる際は、分解能があまり要求されないため、ビ
ツト数の低減は検出精度に悪影響を与えない。
なお、上記実施例におけるデジタル・フエイ
ズ・ロツクド・ループ及びＡ／Ｄ変換器１１，１
２の有効ビツト数は、検出される入力信号周波数
との関係で、ループが脱調しない数に、また、
Ａ／Ｄ変換が行い得る数に予め設定される。
ズ・ロツクド・ループ及びＡ／Ｄ変換器１１，１
２の有効ビツト数は、検出される入力信号周波数
との関係で、ループが脱調しない数に、また、
Ａ／Ｄ変換が行い得る数に予め設定される。
次に、第１図に示すカウンタ１８の具体例を第
２図イ，ロに示す。この図に示すTICはセレクタ
１５内に設けられているトリガコントロール回路
であり、カウンタ１８に対しトリガを与えるビツ
トを制御する。
２図イ，ロに示す。この図に示すTICはセレクタ
１５内に設けられているトリガコントロール回路
であり、カウンタ１８に対しトリガを与えるビツ
トを制御する。
第２図ロに示すように、カウンタ１８は（ｎ＋
Ｌ）個のビツトセルBC，BC……を縦続接続する
ことにより構成されており、各ビツトBCは各々
第２図イに示すように、各種論理ゲートの組み合
わせから成つている。
Ｌ）個のビツトセルBC，BC……を縦続接続する
ことにより構成されており、各ビツトBCは各々
第２図イに示すように、各種論理ゲートの組み合
わせから成つている。
ここで、ビツトセルBCは、２相クロツクダイ
ナミツク動作の同期式アツプダウンカウンタであ
り、その基本動作は以下の通りである。
ナミツク動作の同期式アツプダウンカウンタであ
り、その基本動作は以下の通りである。
(1) 端子／Ｄに“０”信号が供給されると、ア
ツプカウントモードとなる。そして、トリガ入
力端子TIが“１”信号レベルにあれば、出力
ＱはクロツクCKBの立ち上がりで状態を反転
する。このとき、トリガ出力端TOは、出力端
Ｑおよびトリガ入力端TIの双方が“１”レベ
ルのときのみ“１”レベルとなり、その他の場
合は“０”レベルとなる。
ツプカウントモードとなる。そして、トリガ入
力端子TIが“１”信号レベルにあれば、出力
ＱはクロツクCKBの立ち上がりで状態を反転
する。このとき、トリガ出力端TOは、出力端
Ｑおよびトリガ入力端TIの双方が“１”レベ
ルのときのみ“１”レベルとなり、その他の場
合は“０”レベルとなる。
このアツプカウントモードにおいて、トリガ
入力端子TIが“０”レベルの場合は、出力Ｑ
はクロツク信号が変化しても前の状態を維持す
る。すなわち、カウント動作がインヒビツトさ
れる。
入力端子TIが“０”レベルの場合は、出力Ｑ
はクロツク信号が変化しても前の状態を維持す
る。すなわち、カウント動作がインヒビツトさ
れる。
(2) 端子／Ｄに“１”信号が供給されると、ダ
ウンカウントモードとなる。このモードにおい
ては、トリガ入力端子TIが“０”レベルとき、
出力ＱはクロツクCKBの立ち上がりでその状
態を反転する。このとき、トリガ出力端TOの
レベルは、出力端Ｑおよびトリガ入力端TIの
双方が“０”レベルのときのみ“０”レベルに
なる。
ウンカウントモードとなる。このモードにおい
ては、トリガ入力端子TIが“０”レベルとき、
出力ＱはクロツクCKBの立ち上がりでその状
態を反転する。このとき、トリガ出力端TOの
レベルは、出力端Ｑおよびトリガ入力端TIの
双方が“０”レベルのときのみ“０”レベルに
なる。
このダウンカウントモードにおいて、トリガ
入力端TIが“１”レベルのとき、出力Ｑはク
ロツクが変化しても前の状態を保持する。すな
わち、カウント動作がインヒビツトされる。
入力端TIが“１”レベルのとき、出力Ｑはク
ロツクが変化しても前の状態を保持する。すな
わち、カウント動作がインヒビツトされる。
(3) ビツトセルBCのリセツトは、端子RKに
“１”信号が供給されることにより行われる。
すなわち、端子RKに“１”信号が供給される
と、他の入出力信号にかかわりなく、クロツク
信号CKBの立ち上がりで出力Ｑが“０”信号
になる。したがつて、ビツトセルBCが多数カ
スケードに接続されている場合でも各ビツトセ
ルは、同期して一斉にリセツトされる。
“１”信号が供給されることにより行われる。
すなわち、端子RKに“１”信号が供給される
と、他の入出力信号にかかわりなく、クロツク
信号CKBの立ち上がりで出力Ｑが“０”信号
になる。したがつて、ビツトセルBCが多数カ
スケードに接続されている場合でも各ビツトセ
ルは、同期して一斉にリセツトされる。
以上が各ビツトセルBCの基本動作である。上
記動作によれば、ビツトセルBCをカスケードに
接続することにより、任意のビツトのカウンタを
構成することができる。ここで、第３図にビツト
セルBCの動作例を示すタイミングチヤートを示
す。なお、第２図に示す構成例においては、クロ
ツクCKBのみを使用し、クロツクCKAは使用し
ていない。
記動作によれば、ビツトセルBCをカスケードに
接続することにより、任意のビツトのカウンタを
構成することができる。ここで、第３図にビツト
セルBCの動作例を示すタイミングチヤートを示
す。なお、第２図に示す構成例においては、クロ
ツクCKBのみを使用し、クロツクCKAは使用し
ていない。
第２図ロに示すカウンタ構成例においては、上
述したビツトセルBCをカスケード接続するとと
もに、信号TI（TI1〜TIo）により、カウントを行
うフアーストビツトを任意に設定するようになつ
ている。すなわち、TIコントロールTICが、フ
アーストビツトとするビツトセルBCの端子TIに
供給する信号TIk（ｋ＝１〜ｎ）を“１”レベル
とするとともに、他の信号TIをハイインピーダ
ンス状態とし、信号／Ｄを“０”レベルとする
ことで、全体が（ｎ＋Ｌ−ｋ）ビツトのアツプカ
ウンタとなる。この場合、フアーストビツトとな
るビツトセルに供給する信号TIの値は、信号
Ｕ／Ｄを第２図ロに示すインバータによつて反転
することによつて作成している。
述したビツトセルBCをカスケード接続するとと
もに、信号TI（TI1〜TIo）により、カウントを行
うフアーストビツトを任意に設定するようになつ
ている。すなわち、TIコントロールTICが、フ
アーストビツトとするビツトセルBCの端子TIに
供給する信号TIk（ｋ＝１〜ｎ）を“１”レベル
とするとともに、他の信号TIをハイインピーダ
ンス状態とし、信号／Ｄを“０”レベルとする
ことで、全体が（ｎ＋Ｌ−ｋ）ビツトのアツプカ
ウンタとなる。この場合、フアーストビツトとな
るビツトセルに供給する信号TIの値は、信号
Ｕ／Ｄを第２図ロに示すインバータによつて反転
することによつて作成している。
また、TIコントロールTICが、フアーストビ
ツトとするビツトセルBCの端子TIに供給する信
号TIkを“０”レベルとするとともに、他の信号
TIをハイインピーダンス状態とし、信号／Ｄ
を“１”レベルとすることで、全体が（ｎ＋Ｌ−
ｋ）ビツトのダウンカウンタとなる。
ツトとするビツトセルBCの端子TIに供給する信
号TIkを“０”レベルとするとともに、他の信号
TIをハイインピーダンス状態とし、信号／Ｄ
を“１”レベルとすることで、全体が（ｎ＋Ｌ−
ｋ）ビツトのダウンカウンタとなる。
この場合、カウンタ１８の上位側Ｌビツトは、
TIコントロールTICからトリガが与えられない
ビツト、すなわち、デジタル・フエイズ・ロツク
ド・ループ外のビツトとなつているが、この発明
によれば、アツプ／ダウン切換端子である端子
Ｕ／Ｄを共通に使用することができ、上位側Ｌビ
ツト、下位側ｎビツトを同期化させることができ
るとともに、その構成を簡素化できる利点があ
る。
TIコントロールTICからトリガが与えられない
ビツト、すなわち、デジタル・フエイズ・ロツク
ド・ループ外のビツトとなつているが、この発明
によれば、アツプ／ダウン切換端子である端子
Ｕ／Ｄを共通に使用することができ、上位側Ｌビ
ツト、下位側ｎビツトを同期化させることができ
るとともに、その構成を簡素化できる利点があ
る。
「発明の効果」
以上説明したように、この発明によれば、検出
対象の変位に対応するアナログ正弦信号およびア
ナログ余弦信号を出力するエンコーダの出力信号
から前記検出対象の位相を検出するデジタル・フ
エイズ・ロツクド・ループにおいて、前記正弦信
号および前記余弦信号をデジタル信号に変換する
とともに、変換ビツト数が最上位ビツトから任意
に制御し得る第１、第２のＡ／Ｄ変換器と、アド
レスデータに対応する正弦値および余弦値を発生
する複数のメモリから成り、前記各メモリのアド
レスバス数および出力ビツト数が前記第１、第２
のＡ／Ｄ変換器の変換ビツト数に対応して設定さ
れているメモリ群と、前記第１、第２のＡ／Ｄ変
換器の特定ビツトの出力周波数を検出する周波数
検出手段と、この周波数検出手段の検出周波数が
高くなると前記第１、第２のＡ／Ｄ変換器の変換
ビツト数を減少させるとともに、前記変換ビツト
数に対応した前記メモリを選択するセレクト手段
と、前記各メモリが出力する正弦値および余弦値
に前記第２および第１のＡ／Ｄ変換器の出力信号
を各々乗算する第１、第２の乗算手段と、前記第
１、第２の乗算手段の出力値を比較し、比較結果
に応じた信号を出力する比較手段と、所定のクロ
ツクをカウントするとともに、前記比較手段の出
力信号によりアツプ／ダウンが制御され、かつ、
カウントビツト数が任意に制御可能に構成される
とともに、カウント出力が前記各メモリに対しア
ドレスデータとして供給されるカウント手段と、
前記カウント手段のカウントビツト数を前記第
１、第２のＡ／Ｄ変換器の変換ビツト数に応じて
切り換えるカウントビツトセレクト手段とを具備
したので、エンコーダの出力信号周波数が高くな
ると、第１、第２のＡ／Ｄ変換器の変換ビツト数
が少なくなると同時に、これに対応してメモリの
出力ビツト数およびカウント手段のカウントビツ
ト数が減少すし、デジタル・フエイズ・ロツク
ド・ループのループ速度を飛躍的に高速とするこ
とができる。したがつて、エンコーダとの組み合
わせにより、良好な高速位置決めセンサーを構成
することができ、検出対象が高速移動する場合等
に用いて極めて好適である。
対象の変位に対応するアナログ正弦信号およびア
ナログ余弦信号を出力するエンコーダの出力信号
から前記検出対象の位相を検出するデジタル・フ
エイズ・ロツクド・ループにおいて、前記正弦信
号および前記余弦信号をデジタル信号に変換する
とともに、変換ビツト数が最上位ビツトから任意
に制御し得る第１、第２のＡ／Ｄ変換器と、アド
レスデータに対応する正弦値および余弦値を発生
する複数のメモリから成り、前記各メモリのアド
レスバス数および出力ビツト数が前記第１、第２
のＡ／Ｄ変換器の変換ビツト数に対応して設定さ
れているメモリ群と、前記第１、第２のＡ／Ｄ変
換器の特定ビツトの出力周波数を検出する周波数
検出手段と、この周波数検出手段の検出周波数が
高くなると前記第１、第２のＡ／Ｄ変換器の変換
ビツト数を減少させるとともに、前記変換ビツト
数に対応した前記メモリを選択するセレクト手段
と、前記各メモリが出力する正弦値および余弦値
に前記第２および第１のＡ／Ｄ変換器の出力信号
を各々乗算する第１、第２の乗算手段と、前記第
１、第２の乗算手段の出力値を比較し、比較結果
に応じた信号を出力する比較手段と、所定のクロ
ツクをカウントするとともに、前記比較手段の出
力信号によりアツプ／ダウンが制御され、かつ、
カウントビツト数が任意に制御可能に構成される
とともに、カウント出力が前記各メモリに対しア
ドレスデータとして供給されるカウント手段と、
前記カウント手段のカウントビツト数を前記第
１、第２のＡ／Ｄ変換器の変換ビツト数に応じて
切り換えるカウントビツトセレクト手段とを具備
したので、エンコーダの出力信号周波数が高くな
ると、第１、第２のＡ／Ｄ変換器の変換ビツト数
が少なくなると同時に、これに対応してメモリの
出力ビツト数およびカウント手段のカウントビツ
ト数が減少すし、デジタル・フエイズ・ロツク
ド・ループのループ速度を飛躍的に高速とするこ
とができる。したがつて、エンコーダとの組み合
わせにより、良好な高速位置決めセンサーを構成
することができ、検出対象が高速移動する場合等
に用いて極めて好適である。
第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図イは同実施例におけるカウンタ１
８を構成する際のビツトセルの構成を示すブロツ
ク図、第２図ロは同図イに示すビツトセルを用い
てカウンタを構成した場合を示すブロツク図、第
３図はカウンタ１８の動作例を示すためのタイミ
ングチヤート、第４図は従来のデジタル・フエイ
ズ・ロツクド・ループの構成を示すブロツク図で
ある。 ３，４……乗算器（乗算手段）、８……比較器
（比較手段）、１１，１２……Ａ／Ｄ変換器（第
１、第２のＡ／Ｄ変換器）、１５……セレクタ
（セレクト手段、カウントビツトセレクト手段）、
１６……入力周波数判定回路（周波数検出手段）、
１８……カウンタ（カウント手段）、M1〜Mn…
…関数発生メモリ（メモリ）。
ツク図、第２図イは同実施例におけるカウンタ１
８を構成する際のビツトセルの構成を示すブロツ
ク図、第２図ロは同図イに示すビツトセルを用い
てカウンタを構成した場合を示すブロツク図、第
３図はカウンタ１８の動作例を示すためのタイミ
ングチヤート、第４図は従来のデジタル・フエイ
ズ・ロツクド・ループの構成を示すブロツク図で
ある。 ３，４……乗算器（乗算手段）、８……比較器
（比較手段）、１１，１２……Ａ／Ｄ変換器（第
１、第２のＡ／Ｄ変換器）、１５……セレクタ
（セレクト手段、カウントビツトセレクト手段）、
１６……入力周波数判定回路（周波数検出手段）、
１８……カウンタ（カウント手段）、M1〜Mn…
…関数発生メモリ（メモリ）。
Claims (1)
- 【特許請求の範囲】 １ 検出対象の変位に対応するアナログ正弦信号
およびアナログ余弦信号を出力するエンコーダの
出力信号から前記検出対象の位相を検出するデジ
タル・フエイズ・ロツクド・ループにおいて、 前記正弦信号および前記余弦信号をデジタル信
号に変換するとともに、変換ビツト数が最上位ビ
ツトから任意に制御し得る第１、第２のＡ／Ｄ変
換器と、 アドレスデータに対応する正弦値および余弦値
を発生する複数のメモリから成り、前記各メモリ
のアドレスバス数および出力ビツト数が前記第
１、第２のＡ／Ｄ変換器の変換ビツト数に対応し
て設定されているメモリ群と、 前記第１、第２のＡ／Ｄ変換器の特定ビツトの
出力周波数を検出する周波数検出手段と、 この周波数検出手段の検出周波数が高くなると
前記第１、第２のＡ／Ｄ変換器の変換ビツト数を
減少させるとともに、前記変換ビツト数に対応し
た前記メモリを選択するセレクト手段と、 前記各メモリが出力する正弦値および余弦値に
前記第２および第１のＡ／Ｄ変換器の出力信号を
各々乗算する第１、第２の乗算手段と、 前記第１、第２の乗算手段の出力値を比較し、
比較結果に応じた信号を出力する比較手段と、 所定のクロツクをカウントするとともに、前記
比較手段の出力信号によりアツプ／ダウンが制御
され、かつ、カウントビツト数が任意に制御可能
に構成されるとともに、カウント出力が前記各メ
モリに対しアドレスデータとして供給されるカウ
ント手段と、 前記カウント手段のカウントビツト数を前記第
１、第２のＡ／Ｄ変換器の変換ビツト数に応じて
切り換えるカウントビツトセレクト手段 とを具備することを特徴とするデジタル・フエイ
ズ・ロツクド・ループ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048332A JPS63214618A (ja) | 1987-03-03 | 1987-03-03 | デジタル・フェイズ・ロックド・ル−プ |
| GB8803960A GB2201852B (en) | 1987-03-03 | 1988-02-19 | An improved digital phase locked loop |
| DE3805964A DE3805964A1 (de) | 1987-03-03 | 1988-02-25 | Digitaler pll |
| CH769/88A CH675937A5 (ja) | 1987-03-03 | 1988-03-01 | |
| US07/162,879 US4847879A (en) | 1987-03-03 | 1988-03-02 | Frequency sensing and control circuit |
| KR1019880002165A KR920002947B1 (ko) | 1987-03-03 | 1988-03-02 | 디지탈 위상 동기 루프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048332A JPS63214618A (ja) | 1987-03-03 | 1987-03-03 | デジタル・フェイズ・ロックド・ル−プ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214618A JPS63214618A (ja) | 1988-09-07 |
| JPH052247B2 true JPH052247B2 (ja) | 1993-01-12 |
Family
ID=12800457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048332A Granted JPS63214618A (ja) | 1987-03-03 | 1987-03-03 | デジタル・フェイズ・ロックド・ル−プ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4847879A (ja) |
| JP (1) | JPS63214618A (ja) |
| KR (1) | KR920002947B1 (ja) |
| CH (1) | CH675937A5 (ja) |
| DE (1) | DE3805964A1 (ja) |
| GB (1) | GB2201852B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150717A (ja) * | 1988-12-01 | 1990-06-11 | Tamagawa Seiki Co Ltd | 精密位置検出装置 |
| DE4003453A1 (de) * | 1990-02-06 | 1991-08-08 | Bosch Gmbh Robert | Schaltungsanordnung fuer eine drehwinkelstellungs-erfassung |
| GB2242583B (en) * | 1990-03-27 | 1993-12-22 | F T Tech Ltd | Dual reference tracking resolver to digital converter |
| DE4119452A1 (de) * | 1991-06-13 | 1992-12-17 | Thomson Brandt Gmbh | Pll-schaltung mit einem zaehlphasendiskriminator |
| US5313503A (en) * | 1992-06-25 | 1994-05-17 | International Business Machines Corporation | Programmable high speed digital phase locked loop |
| US5646496A (en) * | 1994-11-08 | 1997-07-08 | Dana Corporation | Apparatus and method for generating digital position signals for a rotatable shaft |
| DE19819069A1 (de) * | 1998-04-29 | 1999-11-04 | Bosch Gmbh Robert | Schaltungsanordnung zur arithmetischen Verknüpfung eines Analogsignals mit einem in digitaler Form vorliegenden Wert sowie Verfahren und Schaltungsanordnung zur Bestimmung eines Winkels |
| US6803863B1 (en) * | 2000-01-07 | 2004-10-12 | Tai-Her Yang | Method and circuitry device for non-linear output displacement conversion with reference to signal speeds coming from displacement detector |
| JP2002131083A (ja) * | 2000-10-20 | 2002-05-09 | Tamagawa Seiki Co Ltd | ２相正弦波信号のデジタル変換における分解能自動切換方法及び回路 |
| US6674379B1 (en) * | 2002-09-30 | 2004-01-06 | Koninklijke Philips Electronics N.V. | Digital controller with two control paths |
| CN109764897B (zh) * | 2019-01-08 | 2021-06-22 | 哈工大机器人集团股份有限公司 | 一种正余弦编码器高速信号采集及细分方法和系统 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3878535A (en) * | 1972-06-08 | 1975-04-15 | Sundstrand Data Control | Phase locked loop method of synchro-to-digital conversion |
| US3989931A (en) * | 1975-05-19 | 1976-11-02 | Rockwell International Corporation | Pulse count generator for wide range digital phase detector |
| US4134106A (en) * | 1976-12-16 | 1979-01-09 | The Bendix Corporation | Absolute resolver angle to digital converter circuit |
| IT1160621B (it) * | 1978-08-31 | 1987-03-11 | Olivetti Controllo Numerico | Apparecchiatura per la misura numerica di posizioni |
| US4247898A (en) * | 1978-09-27 | 1981-01-27 | Rca Corporation | Apparatus for computing the change in bearing of an object |
| NO149522C (no) * | 1980-03-21 | 1984-05-09 | Trallfa Nils Underhaug As | Anordning ved posisjonsmaaler |
| JPS5733355A (en) * | 1980-08-06 | 1982-02-23 | Toshiba Corp | Digital speed detector |
| DE3228665A1 (de) * | 1982-07-31 | 1984-02-02 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung fuer ein zyklisch absolutes lagemesssystem |
| US4583856A (en) * | 1983-06-27 | 1986-04-22 | Gca Corporation | Resolution system for interferometer |
| US4617679A (en) * | 1983-09-20 | 1986-10-14 | Nec Electronics U.S.A., Inc. | Digital phase lock loop circuit |
| US4933674A (en) * | 1984-06-11 | 1990-06-12 | Allen-Bradley Company, Inc. | Method and apparatus for correcting resolver errors |
| JPS60263217A (ja) * | 1984-06-12 | 1985-12-26 | Toshiba Mach Co Ltd | パルス列発生回路 |
| US4577163A (en) * | 1984-07-09 | 1986-03-18 | Honeywell Inc. | Digital phase locked loop |
| JPH0614610B2 (ja) * | 1984-12-17 | 1994-02-23 | 沖電気工業株式会社 | パルス幅制御回路 |
| AT383444B (de) * | 1985-11-07 | 1987-07-10 | Simmering Graz Pauker Ag | Schaltungsanordnung zur digitalen verarbeitung mehrphasiger impulsfolgen eines impulsgebers |
| IT1184024B (it) * | 1985-12-17 | 1987-10-22 | Cselt Centro Studi Lab Telecom | Perfezionamenti ai circuiti ad aggancio di fase numerici |
| JPS62211505A (ja) * | 1986-03-12 | 1987-09-17 | Nippon Gakki Seizo Kk | エンコ−ダ用変位検出回路 |
-
1987
- 1987-03-03 JP JP62048332A patent/JPS63214618A/ja active Granted
-
1988
- 1988-02-19 GB GB8803960A patent/GB2201852B/en not_active Expired - Lifetime
- 1988-02-25 DE DE3805964A patent/DE3805964A1/de active Granted
- 1988-03-01 CH CH769/88A patent/CH675937A5/fr not_active IP Right Cessation
- 1988-03-02 KR KR1019880002165A patent/KR920002947B1/ko not_active Expired
- 1988-03-02 US US07/162,879 patent/US4847879A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2201852A (en) | 1988-09-07 |
| GB8803960D0 (en) | 1988-03-23 |
| DE3805964C2 (ja) | 1991-11-21 |
| KR880012016A (ko) | 1988-10-31 |
| CH675937A5 (ja) | 1990-11-15 |
| US4847879A (en) | 1989-07-11 |
| GB2201852B (en) | 1991-03-13 |
| DE3805964A1 (de) | 1988-09-15 |
| KR920002947B1 (ko) | 1992-04-10 |
| JPS63214618A (ja) | 1988-09-07 |
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| Date | Code | Title | Description |
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