JPH052255U - マイクロプロセツサ装置 - Google Patents

Abstract

(57)【要約】 【目的】アドレスバス系統の各種の異常（ラインの断
線，接触，バッファの故障，Ｈ／Ｌスタック状態など）
を即時に検出できるようにする。 【構成】アドレスバスがドライブされていない状態（非
アクティブの状態）の電位をアクティブ状態の時の電位
に対して所定レベルになるように規定する電圧規定手段
と、アドレスバスに接続され当該アドレスバスのレベル
を監視するレベル監視手段と、マイクロプロセッサから
のアドレスストローブ信号とレベル監視手段からのレベ
ル判定信号を受け、アドレスバスをアクティブ状態また
は非アクティブ状態にしたとき、レベル監視手段からの
判定信号が予想されるレベルではないときマイクロプロ
セッサにアドレス系の異常を通知するマイクロプロセッ
サ動作制御回路とを設けて構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、マイクロプロセッサと、このマイクロプロセッサが実行する命令を 記憶しておく主メモリや、マイクロプロセッサによって制御される複数の入出力 装置（Ｉ／Ｏ装置）とからなるマイクロプロセッサ装置に関し、更に詳しくは、 アドレスバスやそれらの付属回路の不良等によるマイクロプロセッサの誤動作を 防止して、信頼性を改善させたマイクロプロセッサ装置に関する。

【０００２】

【従来の技術】

マイクロプロセッサを用いて構成される各種の装置は、マイクロプロセッサが プログラムに従って種々の仕事を処理するものであり、マイクロプロセッサが誤 動作すると、これによって制御されている各部分に広く影響が及んでしまう。

【０００３】 図５は、従来のこの種のマイクロプロセッサ装置の一例を示す構成ブロック図 である。図において、１はマイクロプロセッサ、２は各種のプログラムやデータ を記憶する主メモリ、３は入出力インターフェイスで、これらはアドレスバスＡ ＢとデータバスＤＢによりそれぞれ接続されている。データバスＤＢには、パリ ティビットが付加されていると共に、パリティチェッカー４が接続され、データ 系の異常をここで検出できるように構成してある。なお、５はマイクロプロセッ サ１の動作制御回路である。

【０００４】

【考案が解決しようとする課題】

この様な構成の従来装置においては、アドレス系の異常に対しては、即時的な 検出手段は備えられていない。アドレス系の異常によって結果的にマイクロプロ セッサのプログラムが暴走するような場合、ウォッチドックタイマーがタイムア ップしてそれを検出できるが、ウォッチドックタイマーがタイムアップするまで の時間に、プログラムの暴走によってデータベースが破壊されたり、誤ったデー タが出力されるなどの重大な障害を引き起こす可能性があった。

【０００５】 本考案は、この様な点に鑑みてなされたもので、アドレス系の異常を即時に検 出できるようにして、アドレス系の異常による重大な障害を未然に回避できるマ イクロプロセッサ装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】

この様な目的を達成する本考案は、 マイクロプロセッサと、このマイクロプロセッサに対してアドレスバスとデー タバスとを介してそれぞれ接続された主メモリ，複数の入出力装置とからなるマ イクロプロセッサ装置であって、 前記アドレスバスがドライブされていない状態（非アクティブの状態）の電位 をアクティブ状態の時の電位に対して所定レベルになるように規定する電圧規定 手段と、 アドレスバスに接続され当該アドレスバスのレベルを監視するレベル監視手段 と、 マイクロプロセッサからのアドレスストローブ信号とレベル監視手段からのレ ベル判定信号を受け、アドレスバスをアクティブ状態または非アクティブ状態に したとき、レベル監視手段からの判定信号が予想されるレベルではないときマイ クロプロセッサにアドレス系の異常を通知するマイクロプロセッサ動作制御回路 とを設けたことを特徴とするマイクロプロセッサ装置である。

【０００７】

【作用】

電圧規定手段は、アドレスバスが非アクティブの時の電圧レベルが、アクティ ブの時のＨレベルまたはＬレベルのいずれでもないほぼ中間レベルになるように 規定している。

【０００８】 レベル監視手段は、アドレスバスを構成している各ラインのレベルを監視して いて、アドレス信号を出力している状態（アクティブ状態）を示す信号と、全て の信号ラインが非アクティブ状態を示す信号（Ｈｉ−Ｚ状態）を出力する。

【０００９】 マイクロプロセッサ動作制御回路は、マイクロプロセッサのアクセス開始を示 すストローブ信号を受け、アドレスバスが全てアクティブ状態にあることを確認 し、アクティブ終了の時は、Ｈｉ−Ｚ状態になったことを確認し、これらの各状 態が確認できないときアドレス系の異常を示す信号をマイクロプロセッサに出力 する。

【００１０】

【実施例】

以下図面を用いて本考案の実施例を詳細に説明する。 図１は、本考案の一実施例を示す構成ブロック図である。図において、１はマ イクロプロセッサ、２はこのマイクロプロセッサ１に対してアドレスバスＡＢと データバスＤＢ（パリティビット付）をそれぞれ介して接続された主メモリで、 マイクロプロセッサ１が実行する命令や各種のプログラム，データなどを記憶し ている。３はマイクロプロセッサ１によって制御される入出力装置（Ｉ／Ｏ装置 ）とのインターフェイスで、ここでは一つのブロックのみを示すが、複数個設け られる。６はアドレスバスＡＢがドライブされていない状態（非アクティブの状 態）の電位を、アクティブ状態の時の電位に対して所定レベル（例えばＨレベル とＬレベルとの中間レベル）になるように規定する電圧規定手段で、プルアップ ・ダウン抵抗で構成される。７はアドレスバスＡＢに接続されそのアドレスバス の各ラインのレベルを監視するレベル監視手段、８はマイクロプロセッサ１から のアドレスストローブ信号ＡＳと、レベル監視手段７からのレベル判定信号ｃ， ｄを受け、アドレスバスＡＢをアクティブ状態または非アクティブ状態にしたと き、レベル監視手段７からのこれらの判定信号ｃ，ｄが予想されるレベルではな いとき、マイクロプロセッサ１にアドレス系の異常を知らせる信号ｂを出力する マイクロプロセッサ動作制御回路である。

【００１１】 図２は、レベル監視手段７の内部構成図である。破線で囲んだ部分ＬＧは、１ つのアドレスラインについてそのレベルを判定するロジック回路で、アドレスラ インの電圧ＶＡとＨレベル規定電圧とを比較する第１の比較器７１、アドレスラ インの電圧ＶＡとＬレベル規定電圧とを比較する第２の比較器７２、第１，第２ の各比較器からの信号を入力するゲート回路７３で構成されている。７４は各ロ ジック回路ＬＧからの信号を入力し、各アドレスラインの全てがアクティブ状態 であることを示すＡＣＴ信号「ｃ」を出力するオア回路、７５は各ロジック回路 ＬＧからの信号を入力し、各アドレスラインの全てがＨｉ−Ｚ状態であることを 示すＡＨＺ信号「ｄ」を出力するするアンド回路である。

【００１２】 図３は、アドレスバスに接続された電圧規定手段６によって規定される電圧の 説明図である。電圧規定手段６は、アドレスバスＡＢの各ラインに接続されてい るプルアップ・ダウン抵抗Ｒｐの値を選定して、各ラインがドライブされていな い状態であるＨｉ−Ｚ状態では、図示するＨレベル（例えば３Ｖ以上）と、Ｌレ ベル（例えば１Ｖ以下）の中間レベルになるように規定している。そして、ロジ ック回路ＬＧは、第１の比較器７１でＨレベルの比較を、第２の比較器７２でＬ レベルの比較を行い、Ｌレベル以上でＨレベル以下の中間レベルにある状態、す なわちアドレスバスがＨｉ−Ｚ状態になるのを検出できるように構成してある。

【００１３】 この様に構成した装置の動作を説明すれば、以下の通りである。 図４は動作の一例を示すタイムチャートである。マイクロプロセッサ１はメモ リ２またはＩ／Ｏインターフェイス３を介してＩ／Ｏにアクセスする場合、アド レスバスＡＢ上にアドレス信号を出力して、（ａ）に示すようにアクティブ状態 にする。この時アドレスバスの各ラインのレベルは、Ｈレベル（３Ｖ以上の電圧 ）またはＬレベル（１Ｖ以下の電圧）にドライブされる。また、マイクロプロセ ッサ１がアドレスを出力しない状態（Ｈｉ−Ｚ状態）では、中間レベル（３Ｖ以 下，１Ｖ以上）になる。レベル監視手段７は、アドレスバスＡＢを構成するライ ンの全てがアクティブ状態であれば、（ｃ）に示すようにアクティブ状態を示す ＡＣＴ信号「ｃ」を出力する。また、全てのラインがＨｉ−Ｚ状態であれば、（ ｄ）に示すようにＨｉ−Ｚ状態を示すＡＨＺ信号「ｄ」を出力する。

【００１４】 マイクロプロセッサ動作制御回路８は、マイクロプロセッサ１から（ｂ）に示 すようにアクセス開始を示すアドレスストローブ信号ＡＳを受け、適当なタイミ ング（例えばＴ１のタイミング）でアドレスバスの各ラインがアクティブ状態で あることを、ＡＣＴ信号により確認する。また、マイクロプロセッサ１はアクセ スを終了すると、（ｂ）に示すようにアドレスストローブＡＳを引き上げると共 に、アドレスドライブを（ａ）に示すように停止して、Ｈｉ−Ｚ状態とする。マ イクロプロセッサ動作制御回路８は、アドレスストローブＡＳの引上げにより、 アクセスの終了を知り、適当なタイミング（例えばＴ２のタイミング）で、（ｄ ）に示すＡＨＺ信号「ｄ」から、アドレスバスの各ラインが全てＨｉ−Ｚ状態に なったことを確認する。

【００１５】 ここで、アドレスバスが断線していたり、アドレス出力バッファが故障してい るような場合、Ｔ１のタイミングでレベル監視手段７が出力するＡＣＴ信号が、 （ｃ）の破線に示すように出力されない状態になるので、マイクロプロセッサ動 作制御回路８は、これを検出してマイクロプロセッサ１にＳＴＯＰ信号を出力す る。これによりマイクロプロセッサ１は、以後の動作を速やかに停止することが できる。

【００１６】 また、アドレスバスのラインが接触していたりバッファの故障でＨ／Ｌレベル スタックの場合には、Ｔ２のタイミミングにおいて、ＡＨＺ信号が（ｄ）の破線 に示すように出力されない状態になる。マイクロプロセッサ動作制御回路８は、 この状態を検出してマイクロプロセッサ１にＳＴＯＰ信号を出力する。これによ りマイクロプロセッサ１は、ラインが接触していたりバッファが故障したりして スタック状態になっても、以後の動作を速やかに停止することができる。

【００１７】 なお、上記の実施例において、レベル監視手段７は２つの比較器とロジック回 路で構成したが、これらの回路は例えばアナログ混在ＡＳＩＣの技術により、１ チップ（または他のＡＳＩＣ内に取り込むことで）で構成することが可能で、簡 単な回路で構成できる。

【００１８】

【考案の効果】

以上詳細に説明したように、本考案によれば、アドレスバス系統の各種の異常 （ラインの断線，接触，バッファの故障，Ｈ／Ｌスタック状態など）を即時に検 出することができ、これによりマイクロプロセッサの動作を停止できるので、デ ータベースが破壊されたり、誤ったデータが出力されるといった重大な障害を未 然に回避することができる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す構成ブロック図であ
る。

【図２】レベル監視手段の内部構成図である。

【図３】アドレスバスに接続された電圧規定手段によっ
て規定される電圧の説明図である。

【図４】動作の一例を示すタイムチャートである。

【図５】従来のマイクロプロセッサ装置の一例を示す構
成ブロック図である。

【符号の説明】

１ マイクロプロセッサ ２ 主メモリ ３ 入出力インターフェイス ６ 電圧規定手段 ７ レベル監視手段 ８ マイクロプロセッサ動作制御回路 ＡＢ アドレスバス ＤＢ データバス

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 マイクロプロセッサと、このマイクロプ
   ロセッサに対してアドレスバスとデータバスとを介して
   それぞれ接続された主メモリ，複数の入出力装置とから
   なるマイクロプロセッサ装置であって、前記アドレスバ
   スがドライブされていない状態（非アクティブの状態）
   の電位をアクティブ状態の時の電位に対して所定レベル
   になるように規定する電圧規定手段と、アドレスバスに
   接続され当該アドレスバスのレベルを監視するレベル監
   視手段と、マイクロプロセッサからのアドレスストロー
   ブ信号とレベル監視手段からのレベル判定信号を受け、
   アドレスバスをアクティブ状態または非アクティブ状態
   にしたとき、レベル監視手段からの判定信号が予想され
   るレベルではないときマイクロプロセッサにアドレス系
   の異常を通知するマイクロプロセッサ動作制御回路とを
   設けたことを特徴とするマイクロプロセッサ装置。