JPH0522936B2 - - Google Patents
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- JPH0522936B2 JPH0522936B2 JP58190401A JP19040183A JPH0522936B2 JP H0522936 B2 JPH0522936 B2 JP H0522936B2 JP 58190401 A JP58190401 A JP 58190401A JP 19040183 A JP19040183 A JP 19040183A JP H0522936 B2 JPH0522936 B2 JP H0522936B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Devices For Executing Special Programs (AREA)
Description
〔産業上の利用分野〕
この発明は、アセンブラソースプログラム中の
冗長な命令を削除する最適化処理の中で、レジス
タに対する冗長なロード命令を削除するレジスタ
トレース方法に関するものである。 〔従来例の構成とその問題点〕 従来より、アセンブラソースプログラムに対す
る最適化の一方法としてレジスタトレースが行わ
れている。第１図Ａ，Ｂはそれぞれレジスタトレ
ース手法を説明するためのアセンブラ言語のフロ
ーチヤートである。１，４，７，１′，４′，７′
はレジスタＲに変数Ａの内容を代入するロード命
令、２，５，２′，５′はレジスタＲの内容を変更
しない分岐命令を含まない命令群、３，３′は条
件分岐命令である。このうち、ロード命令４，
７，４′，７′は冗長であり、削除が可能である。
なぜなら、分岐命令は一般にレジスタの内容を変
更しないため、ロード命令１，１′によるレジス
タＲに代入された変数Ａの内容は保存されている
からである。 従来のレジスタトレース手法では、ロード命令
４，４′は削除可能であるが、ロード命令７，
７′は冗長あることの認識が不可能であり、削除
不可能である。この理由は、CPU内のレジスタ
に現在格納されている内容を記憶するレジスタト
レースメモリを１組のみを用いているので、分岐
によりプログラムの流れが二分するとき、それぞ
れの経路についてレジスタトレースメモリを持つ
ことができないため、従来では２経路の一方のみ
についてレジスタトレースを行い、他方について
は無視していたためである。そのため、レジスタ
トレースを無視された経路についてはCPU内の
レジスタに現在格納されている内容が判明しない
ので、２経路の合流点以後は以前のレジスタトレ
ースをクリアし、新たにレジスタトレースを開始
しなければならなかつた。 〔発明の目的〕 この発明は、より多くの冗長なロード命令を認
識して削除することができるレジスタトレース方
法を提供することを目的とする。 〔発明の構成〕 この発明のレジスタトレース方法は、アセンブ
ラソースプログラムにおいてレジスタへのロード
命令のソースオペランドを各レジスタ毎に記憶す
る複数のレジスタトレースメモリと、この複数の
レジスタトレースメモリのうちの１個を選択する
レジスタトレースメモリ指定手段を用い、 アセンブラソースプログラムの単一経路では前
記レジスタトレースメモリ指定手段によつて選択
された第１のレジスタトレースメモリを用いてレ
ジスタトレースを行うことにより前記アセンブラ
ソースプログラム中のレジスタに対する冗長なロ
ード命令を削除して前記アセンブラソースプログ
ラムを出力し、前記アセンブラソースプログラム
の分岐点では前記レジスタトレースメモリ指定手
段によつて選択された第２のレジスタトレースメ
モリに前記第１のレジスタトレースメモリに記憶
されている前記ロード命令のソースオペランドを
写し、前記分岐点で分岐した第１および第２の分
岐経路では前記第１および第２のレジスタトレー
スメモリをそれぞれ用いてレジスタトレースを行
うことにより前記アセンブラソースプログラム中
のレジスタに対する冗長なロード命令を削除して
前記アセンブラソースプログラムを出力し、前記
第１および第２の分岐経路の合流点では前記第１
および第２のレジスタトレースメモリに記憶され
ている前記ロード命令のソースオペランドを比較
しロード命令のソースオペランドが異なるレジス
タが存在すれば前記第１のレジスタトレースメモ
リにおいて前記ロード命令のソースオペランドが
異なるレジスタに対するロード命令のソースオペ
ランドの記憶を削除し前記第２のレジスタトレー
スメモリは未使用状態にし、前記合流点から延び
る合流経路では前記第１のレジスタトレースメモ
リを用いてレジスタトレースを行うことにより前
記アセンブラソースプログラム中のレジスタに対
する冗長なロード命令を削除して前記アセンブラ
ソースプログラムを出力する方法である。 そして、このような方法によつて、分岐でプロ
グラムの経路が例えば２つに分かれるときにおい
ても、それぞれの経路でレジスタトレースを続行
し、２つの経路の合流点以後においても以前のレ
ジスタトレースの情報をむだなく利用することに
より、より多くの冗長なロード命令を認識し削除
する。 〔実施例の説明〕 この発明の一実施例を第２図ないし第４図に基
づいて説明する。第２図はレジスタトレース方法
実施するためのレジスタトレース装置の構成を示
すブロツク図であり、１０は入力となる入力アセ
ンブラソースプログラム、１１Ａ〜１１Ｎはアセ
ンブラソースプログラムにおいてレジスタへのロ
ード命令のソースオペランドを各レジスタ毎に記
憶する複数のレジスタトレースメモリ、１２は複
数のレジスタトレースメモリ１１Ａ〜１１Ｎの中
の１つを指定するレジスタトレースメモリ指定手
段、１３はレジスタトレースメモリ指定手段１２
を通してレジスタトレースメモリ１１Ａ〜１１Ｎ
にアセンブラソースプログラムにおいてレジスタ
へのロード命令のソースオペランドを各レジスタ
毎に記憶させ、またその内容を用いて冗長なロー
ド命令を認識し削除するレジスタトレース部、１
４はレジスタトレース部１３において冗長なロー
ド命令が取り除かれた出力アセンブラソースプロ
グラムである。 つぎに、第３図のフローチヤートによつてレジ
スタトレース部１３の動作を詳しく説明する。同
図において、記号RT〔Ｒ〕はレジスタトレース
メモリ指定手段１２で指定されるレジスタトレー
スメモリ中のレジスタＲに対する内容を示す。 ステツプ３０では、入力アセンブラソースプロ
グラム１０から一つの命令を読み込む。 ステツプ３９では、ステツプ３０において読み
込んだ一つの命令がストア命令であるかどうかを
判定する。この判定を行うのは、命令がストア命
令であるときにメモリの内容が変更され、同じソ
ースオペランドの内容をもつレジスタＲも内容が
変更されたのと等価になるためである。 ステツプ３１では、ステツプ３９の判定結果が
NOである場合において、ステツプ３０で読み込
んだ命令がステツプＲの内容を変更する命令であ
るかどうかを判定する。 ステツプ３２では、ステツプ３１の判定結果が
YESである場合において、内容が変更されるレ
ジスタ名をレジスタＲに記憶する。 ステツプ３３では、ステツプ３０で読み込んだ
命令がレジスタＲへのロード命令かどうかを判定
する。 ステツプ３４では、ステツプ３３の判定結果が
YESの場合において、レジスタＲへロードされ
るソースオペランドをメモリMEMに記憶する。
ロード命令のソースオペランドは、レジスタＲに
格納されるデータが保持されているメモリ領域へ
のアドレスである。データは実行時に変化する
が、アドレスについては静的に定まる。レジスタ
の内容をこのアドレスで管理することにより、レ
ジスタの内容の一致／不一致を静的な検査で判定
することができる。 ステツプ３５では、メモリMEMの内容とRT
〔Ｒ〕とが一致するかどうかを判定する。RT
〔Ｒ〕は以前にレジスタＲにロードされたソース
オペランドを記憶しているので、メモリMEMの
内容がRT〔Ｒ〕と一致したとき（YES）は、同
じソースオペランドの内容をロードすることにな
るので、ステツプ３０で読み込んだロード命令は
冗長である。この冗長なロード命令は出力しな
い。 ステツプ３６では、ステツプ３５の判定結果が
NOの場合において、RT〔Ｒ〕をメモリMEMの
内容とする。これは、メモリMEMの内容とRT
〔Ｒ〕とが一致しないときは、新たな内容がレジ
スタＲにロードされるためである。 ステツプ４０では、ステツプ３９の判定結果が
YESの場合において、レジスタトレースメモリ
中でストア命令のソースオペランドをもつ（ソー
スオペランド＝RT〔Ｒ〕となる）レジスタＲを
探す。 ステツプ３７では、ステツプ４０において上記
のレジスタＲがあれば、対応するレジスタトレー
スメモリの内容RT〔Ｒ〕を０にする。また、ス
テツプ３３の判定結果がNOの場合も同様である
（ロード命令以外のレジスタ変更命令のときは、
RT〔Ｒ〕を０とし、レジスタＲは何も記憶して
いない状態とする）。 ステツプ３８では、ステツプ３１の判定結果が
NOの場合またはステツプ３７が実行された場合
またはステツプ３６が実行された場合、すなわち
読み込んだ命令が冗長でないと判定された場合に
おいて、読み込んだ命令をそのまま出力する。 以上のステツプ３０〜４０を入力アセンブラソ
ースプログラムのすべての命令について繰り返す
ことにより冗長なロード命令を削除することがで
きる。 第４図は分岐を含むプログラムのフローを示
し、図において、２０を単一経路、２１を単一経
路２０の分岐点、２２および２３をそれぞれ分岐
点２１から分岐する分岐経路、２４を分岐経路２
２，２３の合流点、２５を合流点から延びる合流
経路と称すすることにする。この図をアセンブラ
ソースプログラムと対応させると、分岐点２１に
条件分岐命令があり、合流点２４に分岐点２１に
存在する条件分岐命令の飛び先ラベルがある。 この第４図により、分岐を含むプログラムにお
けるレジスタトレース部１３の処理内容について
説明する。 (a) 単一経路２０ 複数のレジスタトレースメモリ１１Ａ〜１１
Ｎの中の１個、例えば１１Ａを用いて、従来通
りのレジスタトレースを行う。 (b) 分岐点２１ (ア) 経路２０で使用していたレジスタトレース
メモリ１１Ａ以外のレジスタトレースメモ
リ、例えば１１Ｂをレジスタトレースメモリ
指定手段１２により選択する。 (イ) 経路２０で使用していたレジスタトレース
メモリ１１Ａの内容を上記レジスタトレース
１１Ｂにコピーする。 (ウ) 分岐経路２２上では経路２０で使用されて
いたレジスタトレースメモリ１１Ａを、そし
て分岐経路２３上では(ア)、(イ)で得られたレジ
スタトレースメモリ１１Ｂを、それぞれ用い
て従来のレジスタトレースを行う。 (c) 合流点２４ (ア) 分岐経路２３で使用されていたレジスタト
レースメモリ１１Ｂと分岐経路２２で使用さ
れていたレジスタトレースメモリ１１Ａの各
レジスタ毎の内容を比較する。 (イ) 同一内容を持つレジスタが存在すれば、そ
のレジスタの内容は合流点２４以後のレジス
タトレースに利用可能であるので、レジスタ
トレースメモリ１１Ａのこのレジスタに対応
する内容はそのまま保存する。 (ウ) 内容が異なるレジスタが存在すれば、その
レジスタは分岐点２１以後の２つの分岐経路
２２，２３内で異なる内容をもつことを表
し、合流点２４以後のレジスタトレースに使
用することはできないので、レジスタトレー
スメモリ１１Ａのこのレジスタに対応する内
容をクリアし、レジスタには何もデータが保
存されていないことを示すようにする。そし
て、レジスタトレースメモリ１１Ｂは未使用
状態にする。 (d) 合流経路２５ (c)で得られたレジスタトレースメモリ１１Ａ
を用いて従来のレジスタトレースメモリを行
う。 このように、複数のレジスタトレースメモリ１
１Ａ〜１１Ｎを用いて、上記の処理を行うことに
より、従来のレジスタトレースでは行うことがで
きなかつた分岐を含むプログラムのすべての経路
についてレジスタトレースを続行することができ
る。これにより、より多くの冗長なロード命令の
認識・削除が可能となり、プログラムの大きさを
より減少させることができる。 なお、分岐経路２２，２３の中に分岐を含んで
いても、その分岐点でさらに新しいレジスタトレ
ースメモリを用いることにより同様の方法でレジ
スタトレースを行うことができる。 〔発明の効果〕 この発明のレジスタトレース方法によれば、よ
り多くの冗長なロード命令を認識して削除するこ
とができ、プログラムを小さくすることができ
る。 また、複数のレジスタトレースメモリでアセン
ブラソースプログラムにおいてレジスタへのロー
ド命令のソースオペランドを各レジスタ毎に記憶
する構成となつているので、レジスタトレースに
おいて、より詳細な管理を行うことができる。 また、レジスタ使用の情報をマシンがもつレジ
スタに関してのみ有する構成であるため、レジス
タ使用情報は、コンパイルするソースプログラム
の量に関係なく一定であり、かつ少量で済み、コ
ンパイラのサイズを少なくできる。 また、プログラムの全経路をトレース、つまり
分岐時および合流時を考慮してトレースする構成
であるため、最適化の効果が高いものである。 また、プログラムの全経路について検査を、レ
ジスタトレースメモリにレジスタへのロード命令
のソースオペランドを各レジスタ毎に記憶しそれ
を比較するという構成のみで行うことができ、コ
ンパイラの構成が簡単になるとともにコンパイル
時間も短縮される。
冗長な命令を削除する最適化処理の中で、レジス
タに対する冗長なロード命令を削除するレジスタ
トレース方法に関するものである。 〔従来例の構成とその問題点〕 従来より、アセンブラソースプログラムに対す
る最適化の一方法としてレジスタトレースが行わ
れている。第１図Ａ，Ｂはそれぞれレジスタトレ
ース手法を説明するためのアセンブラ言語のフロ
ーチヤートである。１，４，７，１′，４′，７′
はレジスタＲに変数Ａの内容を代入するロード命
令、２，５，２′，５′はレジスタＲの内容を変更
しない分岐命令を含まない命令群、３，３′は条
件分岐命令である。このうち、ロード命令４，
７，４′，７′は冗長であり、削除が可能である。
なぜなら、分岐命令は一般にレジスタの内容を変
更しないため、ロード命令１，１′によるレジス
タＲに代入された変数Ａの内容は保存されている
からである。 従来のレジスタトレース手法では、ロード命令
４，４′は削除可能であるが、ロード命令７，
７′は冗長あることの認識が不可能であり、削除
不可能である。この理由は、CPU内のレジスタ
に現在格納されている内容を記憶するレジスタト
レースメモリを１組のみを用いているので、分岐
によりプログラムの流れが二分するとき、それぞ
れの経路についてレジスタトレースメモリを持つ
ことができないため、従来では２経路の一方のみ
についてレジスタトレースを行い、他方について
は無視していたためである。そのため、レジスタ
トレースを無視された経路についてはCPU内の
レジスタに現在格納されている内容が判明しない
ので、２経路の合流点以後は以前のレジスタトレ
ースをクリアし、新たにレジスタトレースを開始
しなければならなかつた。 〔発明の目的〕 この発明は、より多くの冗長なロード命令を認
識して削除することができるレジスタトレース方
法を提供することを目的とする。 〔発明の構成〕 この発明のレジスタトレース方法は、アセンブ
ラソースプログラムにおいてレジスタへのロード
命令のソースオペランドを各レジスタ毎に記憶す
る複数のレジスタトレースメモリと、この複数の
レジスタトレースメモリのうちの１個を選択する
レジスタトレースメモリ指定手段を用い、 アセンブラソースプログラムの単一経路では前
記レジスタトレースメモリ指定手段によつて選択
された第１のレジスタトレースメモリを用いてレ
ジスタトレースを行うことにより前記アセンブラ
ソースプログラム中のレジスタに対する冗長なロ
ード命令を削除して前記アセンブラソースプログ
ラムを出力し、前記アセンブラソースプログラム
の分岐点では前記レジスタトレースメモリ指定手
段によつて選択された第２のレジスタトレースメ
モリに前記第１のレジスタトレースメモリに記憶
されている前記ロード命令のソースオペランドを
写し、前記分岐点で分岐した第１および第２の分
岐経路では前記第１および第２のレジスタトレー
スメモリをそれぞれ用いてレジスタトレースを行
うことにより前記アセンブラソースプログラム中
のレジスタに対する冗長なロード命令を削除して
前記アセンブラソースプログラムを出力し、前記
第１および第２の分岐経路の合流点では前記第１
および第２のレジスタトレースメモリに記憶され
ている前記ロード命令のソースオペランドを比較
しロード命令のソースオペランドが異なるレジス
タが存在すれば前記第１のレジスタトレースメモ
リにおいて前記ロード命令のソースオペランドが
異なるレジスタに対するロード命令のソースオペ
ランドの記憶を削除し前記第２のレジスタトレー
スメモリは未使用状態にし、前記合流点から延び
る合流経路では前記第１のレジスタトレースメモ
リを用いてレジスタトレースを行うことにより前
記アセンブラソースプログラム中のレジスタに対
する冗長なロード命令を削除して前記アセンブラ
ソースプログラムを出力する方法である。 そして、このような方法によつて、分岐でプロ
グラムの経路が例えば２つに分かれるときにおい
ても、それぞれの経路でレジスタトレースを続行
し、２つの経路の合流点以後においても以前のレ
ジスタトレースの情報をむだなく利用することに
より、より多くの冗長なロード命令を認識し削除
する。 〔実施例の説明〕 この発明の一実施例を第２図ないし第４図に基
づいて説明する。第２図はレジスタトレース方法
実施するためのレジスタトレース装置の構成を示
すブロツク図であり、１０は入力となる入力アセ
ンブラソースプログラム、１１Ａ〜１１Ｎはアセ
ンブラソースプログラムにおいてレジスタへのロ
ード命令のソースオペランドを各レジスタ毎に記
憶する複数のレジスタトレースメモリ、１２は複
数のレジスタトレースメモリ１１Ａ〜１１Ｎの中
の１つを指定するレジスタトレースメモリ指定手
段、１３はレジスタトレースメモリ指定手段１２
を通してレジスタトレースメモリ１１Ａ〜１１Ｎ
にアセンブラソースプログラムにおいてレジスタ
へのロード命令のソースオペランドを各レジスタ
毎に記憶させ、またその内容を用いて冗長なロー
ド命令を認識し削除するレジスタトレース部、１
４はレジスタトレース部１３において冗長なロー
ド命令が取り除かれた出力アセンブラソースプロ
グラムである。 つぎに、第３図のフローチヤートによつてレジ
スタトレース部１３の動作を詳しく説明する。同
図において、記号RT〔Ｒ〕はレジスタトレース
メモリ指定手段１２で指定されるレジスタトレー
スメモリ中のレジスタＲに対する内容を示す。 ステツプ３０では、入力アセンブラソースプロ
グラム１０から一つの命令を読み込む。 ステツプ３９では、ステツプ３０において読み
込んだ一つの命令がストア命令であるかどうかを
判定する。この判定を行うのは、命令がストア命
令であるときにメモリの内容が変更され、同じソ
ースオペランドの内容をもつレジスタＲも内容が
変更されたのと等価になるためである。 ステツプ３１では、ステツプ３９の判定結果が
NOである場合において、ステツプ３０で読み込
んだ命令がステツプＲの内容を変更する命令であ
るかどうかを判定する。 ステツプ３２では、ステツプ３１の判定結果が
YESである場合において、内容が変更されるレ
ジスタ名をレジスタＲに記憶する。 ステツプ３３では、ステツプ３０で読み込んだ
命令がレジスタＲへのロード命令かどうかを判定
する。 ステツプ３４では、ステツプ３３の判定結果が
YESの場合において、レジスタＲへロードされ
るソースオペランドをメモリMEMに記憶する。
ロード命令のソースオペランドは、レジスタＲに
格納されるデータが保持されているメモリ領域へ
のアドレスである。データは実行時に変化する
が、アドレスについては静的に定まる。レジスタ
の内容をこのアドレスで管理することにより、レ
ジスタの内容の一致／不一致を静的な検査で判定
することができる。 ステツプ３５では、メモリMEMの内容とRT
〔Ｒ〕とが一致するかどうかを判定する。RT
〔Ｒ〕は以前にレジスタＲにロードされたソース
オペランドを記憶しているので、メモリMEMの
内容がRT〔Ｒ〕と一致したとき（YES）は、同
じソースオペランドの内容をロードすることにな
るので、ステツプ３０で読み込んだロード命令は
冗長である。この冗長なロード命令は出力しな
い。 ステツプ３６では、ステツプ３５の判定結果が
NOの場合において、RT〔Ｒ〕をメモリMEMの
内容とする。これは、メモリMEMの内容とRT
〔Ｒ〕とが一致しないときは、新たな内容がレジ
スタＲにロードされるためである。 ステツプ４０では、ステツプ３９の判定結果が
YESの場合において、レジスタトレースメモリ
中でストア命令のソースオペランドをもつ（ソー
スオペランド＝RT〔Ｒ〕となる）レジスタＲを
探す。 ステツプ３７では、ステツプ４０において上記
のレジスタＲがあれば、対応するレジスタトレー
スメモリの内容RT〔Ｒ〕を０にする。また、ス
テツプ３３の判定結果がNOの場合も同様である
（ロード命令以外のレジスタ変更命令のときは、
RT〔Ｒ〕を０とし、レジスタＲは何も記憶して
いない状態とする）。 ステツプ３８では、ステツプ３１の判定結果が
NOの場合またはステツプ３７が実行された場合
またはステツプ３６が実行された場合、すなわち
読み込んだ命令が冗長でないと判定された場合に
おいて、読み込んだ命令をそのまま出力する。 以上のステツプ３０〜４０を入力アセンブラソ
ースプログラムのすべての命令について繰り返す
ことにより冗長なロード命令を削除することがで
きる。 第４図は分岐を含むプログラムのフローを示
し、図において、２０を単一経路、２１を単一経
路２０の分岐点、２２および２３をそれぞれ分岐
点２１から分岐する分岐経路、２４を分岐経路２
２，２３の合流点、２５を合流点から延びる合流
経路と称すすることにする。この図をアセンブラ
ソースプログラムと対応させると、分岐点２１に
条件分岐命令があり、合流点２４に分岐点２１に
存在する条件分岐命令の飛び先ラベルがある。 この第４図により、分岐を含むプログラムにお
けるレジスタトレース部１３の処理内容について
説明する。 (a) 単一経路２０ 複数のレジスタトレースメモリ１１Ａ〜１１
Ｎの中の１個、例えば１１Ａを用いて、従来通
りのレジスタトレースを行う。 (b) 分岐点２１ (ア) 経路２０で使用していたレジスタトレース
メモリ１１Ａ以外のレジスタトレースメモ
リ、例えば１１Ｂをレジスタトレースメモリ
指定手段１２により選択する。 (イ) 経路２０で使用していたレジスタトレース
メモリ１１Ａの内容を上記レジスタトレース
１１Ｂにコピーする。 (ウ) 分岐経路２２上では経路２０で使用されて
いたレジスタトレースメモリ１１Ａを、そし
て分岐経路２３上では(ア)、(イ)で得られたレジ
スタトレースメモリ１１Ｂを、それぞれ用い
て従来のレジスタトレースを行う。 (c) 合流点２４ (ア) 分岐経路２３で使用されていたレジスタト
レースメモリ１１Ｂと分岐経路２２で使用さ
れていたレジスタトレースメモリ１１Ａの各
レジスタ毎の内容を比較する。 (イ) 同一内容を持つレジスタが存在すれば、そ
のレジスタの内容は合流点２４以後のレジス
タトレースに利用可能であるので、レジスタ
トレースメモリ１１Ａのこのレジスタに対応
する内容はそのまま保存する。 (ウ) 内容が異なるレジスタが存在すれば、その
レジスタは分岐点２１以後の２つの分岐経路
２２，２３内で異なる内容をもつことを表
し、合流点２４以後のレジスタトレースに使
用することはできないので、レジスタトレー
スメモリ１１Ａのこのレジスタに対応する内
容をクリアし、レジスタには何もデータが保
存されていないことを示すようにする。そし
て、レジスタトレースメモリ１１Ｂは未使用
状態にする。 (d) 合流経路２５ (c)で得られたレジスタトレースメモリ１１Ａ
を用いて従来のレジスタトレースメモリを行
う。 このように、複数のレジスタトレースメモリ１
１Ａ〜１１Ｎを用いて、上記の処理を行うことに
より、従来のレジスタトレースでは行うことがで
きなかつた分岐を含むプログラムのすべての経路
についてレジスタトレースを続行することができ
る。これにより、より多くの冗長なロード命令の
認識・削除が可能となり、プログラムの大きさを
より減少させることができる。 なお、分岐経路２２，２３の中に分岐を含んで
いても、その分岐点でさらに新しいレジスタトレ
ースメモリを用いることにより同様の方法でレジ
スタトレースを行うことができる。 〔発明の効果〕 この発明のレジスタトレース方法によれば、よ
り多くの冗長なロード命令を認識して削除するこ
とができ、プログラムを小さくすることができ
る。 また、複数のレジスタトレースメモリでアセン
ブラソースプログラムにおいてレジスタへのロー
ド命令のソースオペランドを各レジスタ毎に記憶
する構成となつているので、レジスタトレースに
おいて、より詳細な管理を行うことができる。 また、レジスタ使用の情報をマシンがもつレジ
スタに関してのみ有する構成であるため、レジス
タ使用情報は、コンパイルするソースプログラム
の量に関係なく一定であり、かつ少量で済み、コ
ンパイラのサイズを少なくできる。 また、プログラムの全経路をトレース、つまり
分岐時および合流時を考慮してトレースする構成
であるため、最適化の効果が高いものである。 また、プログラムの全経路について検査を、レ
ジスタトレースメモリにレジスタへのロード命令
のソースオペランドを各レジスタ毎に記憶しそれ
を比較するという構成のみで行うことができ、コ
ンパイラの構成が簡単になるとともにコンパイル
時間も短縮される。
第１図Ａ，Ｂは従来のそれぞれのレジスタトレ
ースを説明するためのアセンブラ言語のフローチ
ヤート、第２図はこの発明の一実施例のブロツク
図、第３図はレジスタトレース部の動作を示すフ
ローチヤート、第４図は分岐があるプログラムの
フローの説明図である。 １０…入力アセンブラソースプログラム、１１
Ａ〜１１Ｎ…レジスタトレースメモリ、１２…レ
ジスタトレースメモリ指定手段、１３…レジスタ
トレース部、１４…出力アセンブラソースプログ
ラム。
ースを説明するためのアセンブラ言語のフローチ
ヤート、第２図はこの発明の一実施例のブロツク
図、第３図はレジスタトレース部の動作を示すフ
ローチヤート、第４図は分岐があるプログラムの
フローの説明図である。 １０…入力アセンブラソースプログラム、１１
Ａ〜１１Ｎ…レジスタトレースメモリ、１２…レ
ジスタトレースメモリ指定手段、１３…レジスタ
トレース部、１４…出力アセンブラソースプログ
ラム。
Claims (1)
- 【特許請求の範囲】 １ アセンブラソースプログラムにおいてレジス
タへのロード命令のソースオペランドを各レジス
タ毎に記憶する複数のレジスタトレースメモリ
と、この複数のレジスタトレースメモリのうちの
１個を選択するレジスタトレースメモリ指定手段
を用い、 アセンブラソースプログラムの単一経路では前
記レジスタトレースメモリ指定手段によつて選択
された第１のレジスタトレースメモリを用いてレ
ジスタトレースを行うことにより前記アセンブラ
ソースプログラム中のレジスタに対する冗長なロ
ード命令を削除して前記アセンブラソースプログ
ラムを出力し、前記アセンブラソースプログラム
の分岐点では前記レジスタトレースメモリ指定手
段によつて選択された第２のレジスタトレースメ
モリに前記第１のレジスタトレースメモリに記憶
されている前記ロード命令のソースオペランドを
写し、前記分岐点で分岐した第１および第２の分
岐経路では前記第１および第２のレジスタトレー
スメモリをそれぞれ用いてレジスタトレースを行
うことにより前記アセンブラソースプログラム中
のレジスタに対する冗長なロード命令を削除して
前記アセンブラソースプログラムを出力し、前記
第１および第２の分岐経路の合流点では前記第１
および第２のレジスタトレースメモリに記憶され
ている前記ロード命令のソースオペランドを比較
しロード命令のソースオペランドが異なるレジス
タが存在すれば前記第１のレジスタトレースメモ
リにおいて前記ロード命令のソースオペランドが
異なるレジスタに対するロード命令のソースオペ
ランドの記憶を削除し前記第２のレジスタトレー
スメモリは未使用状態にし、前記合流点から延び
る合流経路では前記第１のレジスタトレースメモ
リを用いてレジスタトレースを行うことにより前
記アセンブラソースプログラム中のレジスタに対
する冗長なロード命令を削除して前記アセンブラ
ソースプログラムを出力するレジスタトレース方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190401A JPS6081641A (ja) | 1983-10-11 | 1983-10-11 | レジスタトレース方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190401A JPS6081641A (ja) | 1983-10-11 | 1983-10-11 | レジスタトレース方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6081641A JPS6081641A (ja) | 1985-05-09 |
| JPH0522936B2 true JPH0522936B2 (ja) | 1993-03-31 |
Family
ID=16257531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190401A Granted JPS6081641A (ja) | 1983-10-11 | 1983-10-11 | レジスタトレース方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081641A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0820968B2 (ja) * | 1987-06-20 | 1996-03-04 | 富士通テン株式会社 | プログラム内容解析装置 |
| JP2548197B2 (ja) * | 1987-06-20 | 1996-10-30 | 富士通テン株式会社 | プログラム内容解析装置 |
| JPH0820973B2 (ja) * | 1987-06-20 | 1996-03-04 | 富士通テン株式会社 | プログラム内容解析装置 |
| JPH0820970B2 (ja) * | 1987-06-20 | 1996-03-04 | 富士通テン株式会社 | プログラム内容解析装置 |
| JPH0820971B2 (ja) * | 1987-06-20 | 1996-03-04 | 富士通テン株式会社 | プログラム内容解析装置 |
| JPH0820969B2 (ja) * | 1987-06-20 | 1996-03-04 | 富士通テン株式会社 | プログラム内容解析装置 |
| JPS63317851A (ja) * | 1987-06-20 | 1988-12-26 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| JPS63317846A (ja) * | 1987-06-20 | 1988-12-26 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| JPS63317845A (ja) * | 1987-06-20 | 1988-12-26 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| JPH0820972B2 (ja) * | 1987-06-20 | 1996-03-04 | 富士通テン株式会社 | プログラム内容解析装置 |
| JPS63317848A (ja) * | 1987-06-20 | 1988-12-26 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| IL95996A0 (en) * | 1990-10-15 | 1991-07-18 | Ibm Israel | Global instruction scheduler for a computer |
| IL95995A0 (en) * | 1990-10-15 | 1991-07-18 | Ibm Israel | Instruction scheduler for a computer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561861A (en) * | 1978-10-31 | 1980-05-09 | Sanyo Electric Co Ltd | Information processor |
| JPS58161045A (ja) * | 1982-03-19 | 1983-09-24 | Fujitsu Ltd | コンパイラにおけるレジスタ管理方式 |
-
1983
- 1983-10-11 JP JP58190401A patent/JPS6081641A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6081641A (ja) | 1985-05-09 |
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