JPS6032208B2 - 命令シ−ケンス制御装置 - Google Patents
命令シ−ケンス制御装置Info
- Publication number
- JPS6032208B2 JPS6032208B2 JP55161513A JP16151380A JPS6032208B2 JP S6032208 B2 JPS6032208 B2 JP S6032208B2 JP 55161513 A JP55161513 A JP 55161513A JP 16151380 A JP16151380 A JP 16151380A JP S6032208 B2 JPS6032208 B2 JP S6032208B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- cache memory
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3844—Speculative instruction execution using dynamic branch prediction, e.g. using branch history tables
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はストアドプログラム方式のデータ処理装置の命
令シーケンス制御装置に関し、特にキャッシュメモリを
もった情報処理装置の命令謙出制御に関する。
令シーケンス制御装置に関し、特にキャッシュメモリを
もった情報処理装置の命令謙出制御に関する。
データ処理装置の価格性能向上のため、主記憶アクセス
時間を短縮させるキャッシュメモリ方式および命令処理
の高速化を図るパイプライン制御方式が用いられている
。
時間を短縮させるキャッシュメモリ方式および命令処理
の高速化を図るパイプライン制御方式が用いられている
。
このキャッシュメモリ方式の詳細は、情報処理学会から
昭和５５年４月１５日に発行された刊行物「情報処理」
Ｖｏｌ．２１，Ｍ．４の第３３２頁から第３４０頁に「
キャッシュ記憶」と題して掲載された論文を参照できる
。
昭和５５年４月１５日に発行された刊行物「情報処理」
Ｖｏｌ．２１，Ｍ．４の第３３２頁から第３４０頁に「
キャッシュ記憶」と題して掲載された論文を参照できる
。
また、パイプライン制御方式の詳細は、共立出版から昭
和５３王１２月２５印こ発行された「ｂｉｔ」Ｖｏｌ．
１０，Ｍ．１６の第１８４４頁〜第１８８０頁の記載を
参照できる。同書第１８６１頁〜１８６２頁にも示され
るように、パイプライン制御による命令処理は分岐命令
の影響が大きい。
和５３王１２月２５印こ発行された「ｂｉｔ」Ｖｏｌ．
１０，Ｍ．１６の第１８４４頁〜第１８８０頁の記載を
参照できる。同書第１８６１頁〜１８６２頁にも示され
るように、パイプライン制御による命令処理は分岐命令
の影響が大きい。
これは分岐命令はその分岐命令を実行しないと次の命令
の番地が決定できず、従って次の命令の読出実行ができ
ないことによる。特に条件付分岐命令の場合は先行する
命令の実行結果により分岐アドレスが影響を受けるため
命令処理の性能を落とす大きな原因となっている。条件
付分岐命令では分岐／非分岐のいずれか一方、または両
方に関して予め命令語を読出す方法がとられることもあ
るが、分岐先アドレスの決定に要する時間遅れを解決す
ることはできない。本発明の目的は分岐アドレスを計算
することなく命令語をキャッシュメモリから読出す高速
化された命令シーケンス制御装置を提供することにある
。
の番地が決定できず、従って次の命令の読出実行ができ
ないことによる。特に条件付分岐命令の場合は先行する
命令の実行結果により分岐アドレスが影響を受けるため
命令処理の性能を落とす大きな原因となっている。条件
付分岐命令では分岐／非分岐のいずれか一方、または両
方に関して予め命令語を読出す方法がとられることもあ
るが、分岐先アドレスの決定に要する時間遅れを解決す
ることはできない。本発明の目的は分岐アドレスを計算
することなく命令語をキャッシュメモリから読出す高速
化された命令シーケンス制御装置を提供することにある
。
本発明の装置は、主記憶装置の番地情報と該番地情報と
対応するキャッシュメモリの番地情報とを一対で記憶す
る連想記憶と、前記主記憶装置のデータを一時的に格納
する前記キャッシュメモリとを有するストアドプログラ
ム方式のデータ処理装置において、前記キャッシュメモ
リ内の命令語に対応したポインタ情報を格納するポィン
タメモリ手段と、命令を逐次的に読出す際に前記ポィン
タメモリ手段の一つの命令語に対応した番地にその命令
語の次に実行された命令語のキャッシュメモリ内番地を
登録する手段と、前記ポィンタメモリ手段内に次命令の
キャッシュメモリ内番地が登録されている場合には前記
ポィンタメモリ手段内のキャッシュメモリの番地情報に
より次命令を謙出す手段とを備えている。
対応するキャッシュメモリの番地情報とを一対で記憶す
る連想記憶と、前記主記憶装置のデータを一時的に格納
する前記キャッシュメモリとを有するストアドプログラ
ム方式のデータ処理装置において、前記キャッシュメモ
リ内の命令語に対応したポインタ情報を格納するポィン
タメモリ手段と、命令を逐次的に読出す際に前記ポィン
タメモリ手段の一つの命令語に対応した番地にその命令
語の次に実行された命令語のキャッシュメモリ内番地を
登録する手段と、前記ポィンタメモリ手段内に次命令の
キャッシュメモリ内番地が登録されている場合には前記
ポィンタメモリ手段内のキャッシュメモリの番地情報に
より次命令を謙出す手段とを備えている。
次に本発明について図面を参照して詳細に説明する。本
発明の一実施例を示す第１図において、本発明の命令シ
ーケンス制御装置は、主記憶装置インタフェース１、該
ィンタフェースーから供給される主記憶装置内のデータ
を一時的に記憶するキャッシュメモリ２、命令シーケン
スをキャッシュメモリ２のアドレスへのポィンタとして
記憶するポィンタメモリ３、主記憶内のデータのアドレ
スによりそのデータのキャッシュメモリ２内のアドレス
を索引する連想メモリアドレスアレイ４、前記インタフ
ェース１またはキヤツシユメモリ２から命令語を議出し
一時的に保持する命令レジスタ５、命令語の主記憶内の
アドレスを保持する命令カウンタ６、命令語のキャッシ
ュメモリ２内のアドレスを保持するキャッシュアドレス
レジスタ７、次に実行される命令語のキャッシュメモリ
２内アドレスを保持するポィンタレジスタ８、命令語の
デコード結果により命令カウンタ６の内容と命令レジス
タ５の分岐アドレスとのどちらか一方を選択する命令ア
ドレス切替回路９、次の命令のアドレスを計算するため
の歩造回路１０、前記アドレスレジスタ７の内容と前記
ポィンタレジスタ８の内容とを比較し、一致しているか
否かを検出する一致検出回路１１および命令レジスタ５
の内容のデコード結果および一致検出回路１１の出力に
より命令の読出しを制御する命令読出制御回路１２から
構成されている。
発明の一実施例を示す第１図において、本発明の命令シ
ーケンス制御装置は、主記憶装置インタフェース１、該
ィンタフェースーから供給される主記憶装置内のデータ
を一時的に記憶するキャッシュメモリ２、命令シーケン
スをキャッシュメモリ２のアドレスへのポィンタとして
記憶するポィンタメモリ３、主記憶内のデータのアドレ
スによりそのデータのキャッシュメモリ２内のアドレス
を索引する連想メモリアドレスアレイ４、前記インタフ
ェース１またはキヤツシユメモリ２から命令語を議出し
一時的に保持する命令レジスタ５、命令語の主記憶内の
アドレスを保持する命令カウンタ６、命令語のキャッシ
ュメモリ２内のアドレスを保持するキャッシュアドレス
レジスタ７、次に実行される命令語のキャッシュメモリ
２内アドレスを保持するポィンタレジスタ８、命令語の
デコード結果により命令カウンタ６の内容と命令レジス
タ５の分岐アドレスとのどちらか一方を選択する命令ア
ドレス切替回路９、次の命令のアドレスを計算するため
の歩造回路１０、前記アドレスレジスタ７の内容と前記
ポィンタレジスタ８の内容とを比較し、一致しているか
否かを検出する一致検出回路１１および命令レジスタ５
の内容のデコード結果および一致検出回路１１の出力に
より命令の読出しを制御する命令読出制御回路１２から
構成されている。
次に、第１図で示した実施例の動作を第２図を参照しな
がら説明する。
がら説明する。
フローチャートのそぜぞれの箱は１つの命令語を表わし
ており左肩のａ，ａ＋１等はその命令語が格納されてい
る主記憶装置（図示せず）のアドレスを示し、１‘ａー
，１（ａ十１）等は主記憶装置のアドレスａに格納され
ている命令語であることを示している。命令１｛ａ｝の
実行後、すぐ次のアドレスに格納された命令Ｉ（ａ＋１
）が実行される。次に実行されりｂ番地の命令１【肌ま
分岐命令であり、分岐条件が成立するとａ番地に分岐し
、分岐条件が不成立のときはｂ＋１番地に実行が進む。
第３図は第２図の命令シーケンスを実行しているときの
前記アレイ４、ポィンタメモリ３、キャッシュメモリ２
の内容をそのアドレスで対照して１〜４の４つのテーブ
ルにした図である。
ており左肩のａ，ａ＋１等はその命令語が格納されてい
る主記憶装置（図示せず）のアドレスを示し、１‘ａー
，１（ａ十１）等は主記憶装置のアドレスａに格納され
ている命令語であることを示している。命令１｛ａ｝の
実行後、すぐ次のアドレスに格納された命令Ｉ（ａ＋１
）が実行される。次に実行されりｂ番地の命令１【肌ま
分岐命令であり、分岐条件が成立するとａ番地に分岐し
、分岐条件が不成立のときはｂ＋１番地に実行が進む。
第３図は第２図の命令シーケンスを実行しているときの
前記アレイ４、ポィンタメモリ３、キャッシュメモリ２
の内容をそのアドレスで対照して１〜４の４つのテーブ
ルにした図である。
説明の便宜のため、第２図の命令シーケンスを実行する
とき、前記アレイ４には１つの命令アドレスも登録され
ておらず、前記命令カウンタ６にはアドレスａが格納さ
れ、前記切替回路９は前記命令カウンタ６を選択してい
る例を示す。命令カウンタ６の出力はアドレスアレイ４
に送られ、番地０が割付けられる。アドレスａが０番地
に登録され、該アドレスａがインタフェース１に送出さ
れ、命令１｛ａ｝が主記憶（図示せず）から前記レジス
タ５に読み出される。このときキャッシュアドレスレジ
スタ７にはアドレスａが登録されたキャッシュメモリ２
の番地０がセットされ、これによりキャッシュメモリ２
の０番地に命令１【ａ｝が登録され、ポィンタレジス夕
８には前記アドレスレジスタ７の値“０”がセットされ
る。次の命令のアドレスは歩進回路１川こより前記切替
回路９の出力ａに１を加えた値ａ＋１となり、これが命
令カウン夕６にセットされる。命令レジスタ５の命令１
‘ａ）は分岐命令ではないので、前記制御回路１２は次
命令アドレスとして命令カウンタ６の内容ａ十１を前記
切替回路９を介して出力させる。上記と同様アドレスａ
＋１が前記アレイ４の１番地に登録され、前記キャッシ
ュメモリ２の１番地に命令１（ａ＋１）が登録され、ポ
インタレジスタ８の内容により指定されたポィンタメモ
リ３の０番地に、前記レジスタ７の値１が登録される。
その後、前記レジスタ８に前記レジスタ７の値１がセッ
トされる。結果は第３図１の状態になる。命令１（ａ＋
１）が命令レジスタ５にセットされこの命令語が無条件
にｂ番地への分岐を指示しているので前制御回路１２は
前記功替回路９の出力として命令レジスタ５に含される
分岐アドレスｂを選択させる。その後上記と同様、前記
アドレスｂが前記アレイ４の２番地に、命令１‘ｂ｝が
前記メモリ２の２番地に登録され、ポィンタメモリ３の
１番地が前記ポィンタレジスタ８により選択され前記ア
ドレスレジスタ７の値２が登録される。その後、ポィン
タレジスタ８に前記アドレスレジスタ７の値２をセット
され第３図２の状態になる。命令レジスタ５に命令１（
ｂ’がセットされる前記制御回路１２は分岐条件の成立
不成立を判定する。条件が成立すると、前記制御回路１
２は前切替回路９の出力として命令カウンタ６に含まれ
る分岐アドレスａを選択させる。該アドレスａは既にア
ドレスアレイ４に登録されているため、前記アドレスレ
ジスタ７に、命令１【ａーが登録されているキャッシュ
メモリ２のアドレス０が読出され、キャッシュメモリ２
から命令１（ａ）が命令レジスタ５に読出される。この
時ポィンタレジス夕８の内容に指定されたポィンタメモ
リ３の２番地に前記レジスタ７の値０が登録され第３図
３の状態になる。命令１‘ａ｝が命令レジスタ５に読出
されるとポインタメモリ３のキヤツシユアドレスレジス
タ７により選択された０番地の内容１もポィンタレジス
タ８に読出され、命令１｛ａ’に続く命令１（ａ＋１）
はポインタレジスタ８を介してキャッシュメモリ２を選
択することにより読出すことができる。命令１（ａ＋１
）の次の命令１｛ｂ｝‘ま該命令１（ａ＋１）をキャッ
シュメモリ２から読出すときにポィンタレジス夕８の内
容により指定されたポィンタメモリ３のアドレスから読
出された結果が再び前記ポィンタレジスタ８にセットさ
れ、そのポィンタレジスタ８の値で指定されるキャッシ
ュメモリ２のアドレスから読出される。命令１‘ｂ｝の
分岐条件が成立している間、ポィンタメモリ３の内容が
ポィンタレジスタ８の内容により指定される前記メモリ
３のアドレスからポィンタレジスタ８に読出され、ポイ
ンタレジスタ８の内容により指定されたキャッシュメモ
リ２から読出されることにより、定められた命令シーケ
ンスで命令を実行することができる。このようにして命
令１｛ａー，１（ａ＋１）および１【ｂ’を繰返し実行
しているとき命令１【ｂ｝の分岐条件が不成立になった
場合、前記制御回路２は命令カウンタ６の値ｂ＋１を前
記切替回路９の出力として選択させ、前記アレイ４の索
引の結果としてキャッシュアドレスレジスタ７に命令１
（ｂ＋１）の登録番地３がセットされる。該番地３が一
致検出回路１１で前記レジス夕８の値０と比較され、不
一致が検出され、キャッシュメモリ２の０番地から命令
レジスタ５に謙出された命令１｛ａ｝の実行が抑止され
る。主記憶（図示せず）から命令１（ｂ＋１）が読出さ
れ、前記メモリ２の３番地に登録され、ポィンタメモリ
３の２番地には命令１（ｂ＋１）の登録番地３がセット
され、結果は第３図４の状態になる。本発明には命令語
を格納するキャッシュメモリに対応したポィンタメモリ
を設置し、命令語のインタフェースをキャッシュメモリ
内へのポインタとして記憶するように構成することによ
り、分岐条件の判定、アドレスアレイの索引と独立に並
行して命令語をキャッシュメモリから読出し、分岐命令
を含む命令シーケンス制御を高速に行うことができると
いる効果がある。
とき、前記アレイ４には１つの命令アドレスも登録され
ておらず、前記命令カウンタ６にはアドレスａが格納さ
れ、前記切替回路９は前記命令カウンタ６を選択してい
る例を示す。命令カウンタ６の出力はアドレスアレイ４
に送られ、番地０が割付けられる。アドレスａが０番地
に登録され、該アドレスａがインタフェース１に送出さ
れ、命令１｛ａ｝が主記憶（図示せず）から前記レジス
タ５に読み出される。このときキャッシュアドレスレジ
スタ７にはアドレスａが登録されたキャッシュメモリ２
の番地０がセットされ、これによりキャッシュメモリ２
の０番地に命令１【ａ｝が登録され、ポィンタレジス夕
８には前記アドレスレジスタ７の値“０”がセットされ
る。次の命令のアドレスは歩進回路１川こより前記切替
回路９の出力ａに１を加えた値ａ＋１となり、これが命
令カウン夕６にセットされる。命令レジスタ５の命令１
‘ａ）は分岐命令ではないので、前記制御回路１２は次
命令アドレスとして命令カウンタ６の内容ａ十１を前記
切替回路９を介して出力させる。上記と同様アドレスａ
＋１が前記アレイ４の１番地に登録され、前記キャッシ
ュメモリ２の１番地に命令１（ａ＋１）が登録され、ポ
インタレジスタ８の内容により指定されたポィンタメモ
リ３の０番地に、前記レジスタ７の値１が登録される。
その後、前記レジスタ８に前記レジスタ７の値１がセッ
トされる。結果は第３図１の状態になる。命令１（ａ＋
１）が命令レジスタ５にセットされこの命令語が無条件
にｂ番地への分岐を指示しているので前制御回路１２は
前記功替回路９の出力として命令レジスタ５に含される
分岐アドレスｂを選択させる。その後上記と同様、前記
アドレスｂが前記アレイ４の２番地に、命令１‘ｂ｝が
前記メモリ２の２番地に登録され、ポィンタメモリ３の
１番地が前記ポィンタレジスタ８により選択され前記ア
ドレスレジスタ７の値２が登録される。その後、ポィン
タレジスタ８に前記アドレスレジスタ７の値２をセット
され第３図２の状態になる。命令レジスタ５に命令１（
ｂ’がセットされる前記制御回路１２は分岐条件の成立
不成立を判定する。条件が成立すると、前記制御回路１
２は前切替回路９の出力として命令カウンタ６に含まれ
る分岐アドレスａを選択させる。該アドレスａは既にア
ドレスアレイ４に登録されているため、前記アドレスレ
ジスタ７に、命令１【ａーが登録されているキャッシュ
メモリ２のアドレス０が読出され、キャッシュメモリ２
から命令１（ａ）が命令レジスタ５に読出される。この
時ポィンタレジス夕８の内容に指定されたポィンタメモ
リ３の２番地に前記レジスタ７の値０が登録され第３図
３の状態になる。命令１‘ａ｝が命令レジスタ５に読出
されるとポインタメモリ３のキヤツシユアドレスレジス
タ７により選択された０番地の内容１もポィンタレジス
タ８に読出され、命令１｛ａ’に続く命令１（ａ＋１）
はポインタレジスタ８を介してキャッシュメモリ２を選
択することにより読出すことができる。命令１（ａ＋１
）の次の命令１｛ｂ｝‘ま該命令１（ａ＋１）をキャッ
シュメモリ２から読出すときにポィンタレジス夕８の内
容により指定されたポィンタメモリ３のアドレスから読
出された結果が再び前記ポィンタレジスタ８にセットさ
れ、そのポィンタレジスタ８の値で指定されるキャッシ
ュメモリ２のアドレスから読出される。命令１‘ｂ｝の
分岐条件が成立している間、ポィンタメモリ３の内容が
ポィンタレジスタ８の内容により指定される前記メモリ
３のアドレスからポィンタレジスタ８に読出され、ポイ
ンタレジスタ８の内容により指定されたキャッシュメモ
リ２から読出されることにより、定められた命令シーケ
ンスで命令を実行することができる。このようにして命
令１｛ａー，１（ａ＋１）および１【ｂ’を繰返し実行
しているとき命令１【ｂ｝の分岐条件が不成立になった
場合、前記制御回路２は命令カウンタ６の値ｂ＋１を前
記切替回路９の出力として選択させ、前記アレイ４の索
引の結果としてキャッシュアドレスレジスタ７に命令１
（ｂ＋１）の登録番地３がセットされる。該番地３が一
致検出回路１１で前記レジス夕８の値０と比較され、不
一致が検出され、キャッシュメモリ２の０番地から命令
レジスタ５に謙出された命令１｛ａ｝の実行が抑止され
る。主記憶（図示せず）から命令１（ｂ＋１）が読出さ
れ、前記メモリ２の３番地に登録され、ポィンタメモリ
３の２番地には命令１（ｂ＋１）の登録番地３がセット
され、結果は第３図４の状態になる。本発明には命令語
を格納するキャッシュメモリに対応したポィンタメモリ
を設置し、命令語のインタフェースをキャッシュメモリ
内へのポインタとして記憶するように構成することによ
り、分岐条件の判定、アドレスアレイの索引と独立に並
行して命令語をキャッシュメモリから読出し、分岐命令
を含む命令シーケンス制御を高速に行うことができると
いる効果がある。
第１図は本発明の一実施例を示す図、第２図は本発明に
より処理される命令の流れの一例を示すフローチャート
、第３図は第２図のフローチャートを実行する際に第１
図のアドレスアレイ４、ポィンタメモリ３およびキャッ
シュメモリ２の内容の変化を示す図である。 第１図から第３図において、１・・…・主記憶装置イン
タフエ−ス、２……キヤツシユメモリ、３……ポインタ
メモリ、４……アドレスアレイ、５…・・・命令レジス
タ、６・・・・・・命令カウンタ、７・・・・・・キヤ
ツシユアドレスレジスタ、８““”ポインタレジスタ、
９・・・・・・命令アドレス切替回路、１０・・・・・
・歩進回路、１ １・・・・・・一致検出回路、１２・
・・・・・命令謙出制御回路。 繁′図 多Ｚ図 舞う図
より処理される命令の流れの一例を示すフローチャート
、第３図は第２図のフローチャートを実行する際に第１
図のアドレスアレイ４、ポィンタメモリ３およびキャッ
シュメモリ２の内容の変化を示す図である。 第１図から第３図において、１・・…・主記憶装置イン
タフエ−ス、２……キヤツシユメモリ、３……ポインタ
メモリ、４……アドレスアレイ、５…・・・命令レジス
タ、６・・・・・・命令カウンタ、７・・・・・・キヤ
ツシユアドレスレジスタ、８““”ポインタレジスタ、
９・・・・・・命令アドレス切替回路、１０・・・・・
・歩進回路、１ １・・・・・・一致検出回路、１２・
・・・・・命令謙出制御回路。 繁′図 多Ｚ図 舞う図
Claims (1)
- １ 主記憶装置の番地情報と該番地情報と対応するキヤ
ツシユメモリの番地情報とを一対で記憶する連想記憶と
、前記主記憶装置のデータを一時的に格納する前記キヤ
ツシユメモリを有するストアドプログラム方式のデータ
処理装置において、前記キヤツシユメモリ内の命令語に
対応したポインタ情報を格納するポインタメモリ手段と
、命令語を逐次的に読出す際に前記ポインタメモリ手段
の１つの命令語に対応した番地にその命令語の次に実行
された命令語のキヤツシユメモリ内番地を登録する手段
と、前記ポインタメモリ手段内に次命令のキヤツシユメ
モリ内番地が登録されている場合は前記キヤツシユメモ
リ手段内のキヤツシユメモリの番地情報により次命令を
読出す手段とを備えたことを特徴とする命令シーケンス
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161513A JPS6032208B2 (ja) | 1980-11-17 | 1980-11-17 | 命令シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161513A JPS6032208B2 (ja) | 1980-11-17 | 1980-11-17 | 命令シ−ケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5785148A JPS5785148A (en) | 1982-05-27 |
| JPS6032208B2 true JPS6032208B2 (ja) | 1985-07-26 |
Family
ID=15736485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55161513A Expired JPS6032208B2 (ja) | 1980-11-17 | 1980-11-17 | 命令シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032208B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239324A (ja) * | 1991-01-14 | 1992-08-27 | Nec Corp | 分岐先予測方式 |
| US5841999A (en) * | 1996-04-17 | 1998-11-24 | International Business Machines Corporation | Information handling system having a register remap structure using a content addressable table |
| JPWO2004077299A1 (ja) * | 2003-02-27 | 2006-06-08 | 富士通株式会社 | キャッシュメモリ |
-
1980
- 1980-11-17 JP JP55161513A patent/JPS6032208B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5785148A (en) | 1982-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4476525A (en) | Pipeline-controlled data processing system capable of performing a plurality of instructions simultaneously | |
| US5043868A (en) | System for by-pass control in pipeline operation of computer | |
| JPH0814801B2 (ja) | プログラマブルアクセスメモリ | |
| JPH0248931B2 (ja) | ||
| KR920004279B1 (ko) | 포인터레지스터를 구비한 마이크로프로세서 | |
| JPS6081641A (ja) | レジスタトレース方法 | |
| JPS5987566A (ja) | メモリアクセス検出方式 | |
| US6513053B1 (en) | Data processing circuit and method for determining the first and subsequent occurences of a predetermined value in a sequence of data bits | |
| JPS5826584B2 (ja) | デ−タ処理装置 | |
| KR900002436B1 (ko) | 컴퓨터의 파이프라인 처리시의 바이패스 제어를 위한 시스템 | |
| JPS60175148A (ja) | 命令先取り装置 | |
| JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
| JPH07110769A (ja) | Ｖｌｉｗ型計算機 | |
| JPH0646381B2 (ja) | 命令取出し装置 | |
| JPS60178540A (ja) | 情報処理装置におけるバイパス制御方式 | |
| JPS61199126A (ja) | マイクロプログラムチエツク方式 | |
| JPH10254698A (ja) | 情報処理装置 | |
| JPS6120907B2 (ja) | ||
| JPH05158734A (ja) | マイクロプロセッサ | |
| JPS6047616B2 (ja) | 情報処理装置 | |
| JPS60179844A (ja) | 命令再読出し制御方式 | |
| JPS6244839A (ja) | 命令取出装置 | |
| JPH01274252A (ja) | 使用履歴記憶装置 | |
| JPS6364130A (ja) | 分岐命令制御方法 | |
| JPS6036614B2 (ja) | 情報処理装置 |