JPH10125085A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10125085A JPH10125085A JP8278185A JP27818596A JPH10125085A JP H10125085 A JPH10125085 A JP H10125085A JP 8278185 A JP8278185 A JP 8278185A JP 27818596 A JP27818596 A JP 27818596A JP H10125085 A JPH10125085 A JP H10125085A
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- scan
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Abstract
(57)【要約】
【課題】回路規模を減少し、消費電力を低減し、テスト
時間も短縮し得るスキャン用シフトレジスタ回路を有す
る半導体集積回路を提供する。 【解決手段】入力側の組み合わせ回路１１と、入力側の
組み合わせ回路の出力データが入力し、これをクロック
パルス信号に同期してシリアルに取り込んでシフトする
ｎビットのスキャン用シフトレジスタ回路１０と、スキ
ャン用シフトレジスタ回路のシリアル出力データが入力
する出力側の組み合わせ回路１２とを具備し、スキャン
用シフトレジスタ回路は、初段のスキャンセル用ＦＦ回
路９０、中間段のＤ型ＦＦ回路２０および最終段のスキ
ャンセル用ＦＦ回路がカスケード接続され、初段のＦＦ
回路のスキャンアウト端子の信号が最終段のＦＦ回路の
スキャンイン端子に入力するように接続され、各段のＦ
Ｆ回路にクロック信号が供給されるｎビットのスキャン
用シフトレジスタ回路とを具備する。
時間も短縮し得るスキャン用シフトレジスタ回路を有す
る半導体集積回路を提供する。 【解決手段】入力側の組み合わせ回路１１と、入力側の
組み合わせ回路の出力データが入力し、これをクロック
パルス信号に同期してシリアルに取り込んでシフトする
ｎビットのスキャン用シフトレジスタ回路１０と、スキ
ャン用シフトレジスタ回路のシリアル出力データが入力
する出力側の組み合わせ回路１２とを具備し、スキャン
用シフトレジスタ回路は、初段のスキャンセル用ＦＦ回
路９０、中間段のＤ型ＦＦ回路２０および最終段のスキ
ャンセル用ＦＦ回路がカスケード接続され、初段のＦＦ
回路のスキャンアウト端子の信号が最終段のＦＦ回路の
スキャンイン端子に入力するように接続され、各段のＦ
Ｆ回路にクロック信号が供給されるｎビットのスキャン
用シフトレジスタ回路とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
内部論理回路の自己診断を効率的に行うためのテスト容
易化設計技術に係り、特に特定用途分野で使用されるス
タンダードセル等のデジタルＬＳＩにおけるスキャン用
シフトレジスタ回路に関するもので、例えば映像信号処
理回路を内蔵するＬＳＩに使用される。
内部論理回路の自己診断を効率的に行うためのテスト容
易化設計技術に係り、特に特定用途分野で使用されるス
タンダードセル等のデジタルＬＳＩにおけるスキャン用
シフトレジスタ回路に関するもので、例えば映像信号処
理回路を内蔵するＬＳＩに使用される。
【０００２】
【従来の技術】近年、ＬＳＩ技術の進歩により、論理回
路の高集積化が著しくなっている。論理回路の大規模高
集積化は、この論理回路を使用した各種装置の機能向
上、軽量化等の利点をもたらしているが、反面、論理回
路自身のテストおよびそのためのテストデータの作成を
非常に困難なものにしている。そこで、論理回路の設計
段階において、テストを考慮した設計を採用した、いわ
ゆるテスト容易化設計が次第に使われてきている。
路の高集積化が著しくなっている。論理回路の大規模高
集積化は、この論理回路を使用した各種装置の機能向
上、軽量化等の利点をもたらしているが、反面、論理回
路自身のテストおよびそのためのテストデータの作成を
非常に困難なものにしている。そこで、論理回路の設計
段階において、テストを考慮した設計を採用した、いわ
ゆるテスト容易化設計が次第に使われてきている。
【０００３】従来のテスト容易化設計においては、スキ
ャンデザインシステムと呼ばれる手法や、コンパクトテ
ストシステムと呼ばれる自己テスト用回路を付加する手
法が一般的となりつつある。
ャンデザインシステムと呼ばれる手法や、コンパクトテ
ストシステムと呼ばれる自己テスト用回路を付加する手
法が一般的となりつつある。
【０００４】スキャンデザインシステムとは、集積回路
内部の論理回路のうちのフリップフロップ（ＦＦ）回路
の状態を集積回路外部からスキャンインにより直接に設
定し、この設定データを組合せ回路に入力して動作さ
せ、動作後の組合せ回路の状態を上記ＦＦ回路に出力し
てスキャンアウトすることにより観測できるようにし、
ＬＳＩのテスト性の向上（故障検出率の向上）を図った
ものである。換言すれば、スキャンセル用ＦＦ回路の入
出力を集積回路外部端子と見なすことにより、順序回路
のテストを組合せ回路のテストに置き換えてしまうもの
である。
内部の論理回路のうちのフリップフロップ（ＦＦ）回路
の状態を集積回路外部からスキャンインにより直接に設
定し、この設定データを組合せ回路に入力して動作さ
せ、動作後の組合せ回路の状態を上記ＦＦ回路に出力し
てスキャンアウトすることにより観測できるようにし、
ＬＳＩのテスト性の向上（故障検出率の向上）を図った
ものである。換言すれば、スキャンセル用ＦＦ回路の入
出力を集積回路外部端子と見なすことにより、順序回路
のテストを組合せ回路のテストに置き換えてしまうもの
である。
【０００５】図８は、映像信号処理回路に使用されてい
る従来のｎビットのシフトレジスタ回路の一例を示して
いる。図８のｎビットのシフトレジスタ回路は、ｎ段の
Ｄ型ＦＦ回路２０からなり、入力側の組み合わせ回路１
１の出力データＤＯが入力し、これをクロックパルス信
号ＣＰに同期してシリアルに取り込んでシフトし、その
シリアル出力データを出力側の組み合わせ回路１２の入
力データＤＮ、ＤＮＮとして出力する。
る従来のｎビットのシフトレジスタ回路の一例を示して
いる。図８のｎビットのシフトレジスタ回路は、ｎ段の
Ｄ型ＦＦ回路２０からなり、入力側の組み合わせ回路１
１の出力データＤＯが入力し、これをクロックパルス信
号ＣＰに同期してシリアルに取り込んでシフトし、その
シリアル出力データを出力側の組み合わせ回路１２の入
力データＤＮ、ＤＮＮとして出力する。
【０００６】図９は、図８中の各Ｄ型ＦＦ回路２０をそ
れぞれスキャンセル用ＦＦ回路９０に置換したｎビット
のスキャン用シフトレジスタ回路を示している。この場
合、複数個のスキャンセル用ＦＦ回路９０がカスケード
接続され、それぞれのスキャンイン端子ＳＩからスキャ
ンアウト端子ＳＯの方向に直列に接続されて構成されて
いる。
れぞれスキャンセル用ＦＦ回路９０に置換したｎビット
のスキャン用シフトレジスタ回路を示している。この場
合、複数個のスキャンセル用ＦＦ回路９０がカスケード
接続され、それぞれのスキャンイン端子ＳＩからスキャ
ンアウト端子ＳＯの方向に直列に接続されて構成されて
いる。
【０００７】図８中のＤ型ＦＦ回路２０は、よく知られ
ているように、相補的なクロック信号により制御される
マスター・スレーブ方式のＤ型ＦＦ回路３０と、システ
ムクロック信号が入力し、前記相補的なクロック信号を
生成するクロックドライバーとを具備する。
ているように、相補的なクロック信号により制御される
マスター・スレーブ方式のＤ型ＦＦ回路３０と、システ
ムクロック信号が入力し、前記相補的なクロック信号を
生成するクロックドライバーとを具備する。
【０００８】また、図９中のスキャンセル用ＦＦ回路９
０は、よく知られているように、相補的なクロック信号
により制御されるマスター・スレーブ方式のＤ型ＦＦ回
路３０と、スキャンイン端子ＳＩと上記Ｄ型ＦＦ回路３
０のマスター側のデータ保持回路との間に接続され、ス
キャンイン用制御信号Ａにより、通常モード時にはオフ
状態／スキャンモード時には一定時間オン状態に制御さ
れるスキャンイン回路３１と、前記Ｄ型ＦＦ回路３０の
スレーブ側のデータ保持回路とスキャンアウト端子との
間に接続され、スキャンアウト用制御信号Ｂにより制御
され、通常モード時にはオフ状態／スキャンモード時に
は一定時間オン状態に制御されるスキャンアウト回路３
２と、システムクロック信号が入力し、前記相補的なク
ロック信号を生成し、所要の回路にクロック信号を供給
するクロックドライバーとを具備する。
０は、よく知られているように、相補的なクロック信号
により制御されるマスター・スレーブ方式のＤ型ＦＦ回
路３０と、スキャンイン端子ＳＩと上記Ｄ型ＦＦ回路３
０のマスター側のデータ保持回路との間に接続され、ス
キャンイン用制御信号Ａにより、通常モード時にはオフ
状態／スキャンモード時には一定時間オン状態に制御さ
れるスキャンイン回路３１と、前記Ｄ型ＦＦ回路３０の
スレーブ側のデータ保持回路とスキャンアウト端子との
間に接続され、スキャンアウト用制御信号Ｂにより制御
され、通常モード時にはオフ状態／スキャンモード時に
は一定時間オン状態に制御されるスキャンアウト回路３
２と、システムクロック信号が入力し、前記相補的なク
ロック信号を生成し、所要の回路にクロック信号を供給
するクロックドライバーとを具備する。
【０００９】上記スキャンセル用ＦＦ回路９０の通常モ
ード時の動作は、スキャンイン回路３１およびスキャン
アウト回路３２がそれぞれオフ状態に制御された状態
で、従来のＤ型ＦＦ回路２０と同様に動作する。
ード時の動作は、スキャンイン回路３１およびスキャン
アウト回路３２がそれぞれオフ状態に制御された状態
で、従来のＤ型ＦＦ回路２０と同様に動作する。
【００１０】即ち、入力側の組み合わせ回路１１の出力
データＤＯが入力し、これをクロックパルス信号ＣＰに
同期してシリアルに取り込んでシフトし、そのシリアル
出力データを出力側の組み合わせ回路１２の入力データ
ＤＮ、ＤＮＮとして出力する。
データＤＯが入力し、これをクロックパルス信号ＣＰに
同期してシリアルに取り込んでシフトし、そのシリアル
出力データを出力側の組み合わせ回路１２の入力データ
ＤＮ、ＤＮＮとして出力する。
【００１１】これに対して、上記スキャンセル用ＦＦ回
路９０のスキャンモード時の動作は、スキャンイン用制
御信号Ａが活性状態、クロック信号ＣＰが“Ｈ”レベル
になることにより、スキャンイン端子ＳＩからスキャン
インデータが取り込まれる。そして、スキャンイン用制
御信号Ａが非活性状態になることによりＤ型ＦＦ回路３
０のマスター側でデータが保持される。
路９０のスキャンモード時の動作は、スキャンイン用制
御信号Ａが活性状態、クロック信号ＣＰが“Ｈ”レベル
になることにより、スキャンイン端子ＳＩからスキャン
インデータが取り込まれる。そして、スキャンイン用制
御信号Ａが非活性状態になることによりＤ型ＦＦ回路３
０のマスター側でデータが保持される。
【００１２】次に、スキャンアウト用制御信号Ｂが活性
状態になることにより、スキャンアウト端子ＳＯからス
キャンアウトデータが出力する。そして、スキャンアウ
ト用制御信号Ｂが活性状態になることにより、スキャン
アウト端子ＳＯがフローティング状態になる。
状態になることにより、スキャンアウト端子ＳＯからス
キャンアウトデータが出力する。そして、スキャンアウ
ト用制御信号Ｂが活性状態になることにより、スキャン
アウト端子ＳＯがフローティング状態になる。
【００１３】即ち、図９のスキャン用シフトレジスタ回
路は、通常モード時／スキャンモード時に応じて各スキ
ャンセル用ＦＦ回路９０が前述したように異なる動作状
態に制御され、クロック信号ＣＰに同期してシフト動作
を行う。
路は、通常モード時／スキャンモード時に応じて各スキ
ャンセル用ＦＦ回路９０が前述したように異なる動作状
態に制御され、クロック信号ＣＰに同期してシフト動作
を行う。
【００１４】この場合、通常動作時には、各スキャンセ
ル用ＦＦ回路９０が従来のＤ型ＦＦ回路２０と同様に動
作し、図８のシフトレジスタ回路の動作と同様に動作す
る。これに対して、スキャンモード時には、各スキャン
セル用ＦＦ回路がスキャン動作を行うように制御され、
初段のＦＦ回路９０に外部からのテスト入力データＳＩ
がスキャンインし、最終段のＦＦ回路９０からテスト出
力データＳＯが外部にスキャンアウトする。
ル用ＦＦ回路９０が従来のＤ型ＦＦ回路２０と同様に動
作し、図８のシフトレジスタ回路の動作と同様に動作す
る。これに対して、スキャンモード時には、各スキャン
セル用ＦＦ回路がスキャン動作を行うように制御され、
初段のＦＦ回路９０に外部からのテスト入力データＳＩ
がスキャンインし、最終段のＦＦ回路９０からテスト出
力データＳＯが外部にスキャンアウトする。
【００１５】しかし、図９に示したスキャン用シフトレ
ジスタ回路は、ｎビットのシフトレジスタ回路の各段の
ＦＦ回路の全てにスキャンセル用ＦＦ回路を用いてお
り、このスキャンセル用ＦＦ回路はＤ型ＦＦ回路と比べ
てスキャンイン回路およびスキャンアウト回路の分だけ
使用回路数が多く、パターンサイズが大きいので、全体
としてレジスタの規模が図８に示したシフトレジスタ回
路の約２倍に増加し、チップサイズが大きくなり、大幅
なコストアップとなってしまう。
ジスタ回路は、ｎビットのシフトレジスタ回路の各段の
ＦＦ回路の全てにスキャンセル用ＦＦ回路を用いてお
り、このスキャンセル用ＦＦ回路はＤ型ＦＦ回路と比べ
てスキャンイン回路およびスキャンアウト回路の分だけ
使用回路数が多く、パターンサイズが大きいので、全体
としてレジスタの規模が図８に示したシフトレジスタ回
路の約２倍に増加し、チップサイズが大きくなり、大幅
なコストアップとなってしまう。
【００１６】つまり、従来のスキャン用シフトレジスタ
回路は、チップ面積上のオーバーヘッドが大き過ぎるの
で、低コストが要求される民生用ＴＶ、ＶＴＲ用のＬＳ
Ｉではコストの面から採用しにくいという問題があっ
た。
回路は、チップ面積上のオーバーヘッドが大き過ぎるの
で、低コストが要求される民生用ＴＶ、ＶＴＲ用のＬＳ
Ｉではコストの面から採用しにくいという問題があっ
た。
【００１７】また、図９に示したスキャン用シフトレジ
スタ回路は、使用回路数が多いので消費電力も大きく、
制御信号Ａ、Ｂやスキャンデータがｎビットのシフトレ
ジスタ回路の全段を経由するのでテスト時間の点でも問
題があった。
スタ回路は、使用回路数が多いので消費電力も大きく、
制御信号Ａ、Ｂやスキャンデータがｎビットのシフトレ
ジスタ回路の全段を経由するのでテスト時間の点でも問
題があった。
【００１８】なお、前記スキャンセル用ＦＦ回路とし
て、上記具体例に限らず、基本的な機能が同等であって
各種の特性が改善された様々な構成のものが採用された
場合にも、使用素子数が多い限り上記と同様の問題があ
る。
て、上記具体例に限らず、基本的な機能が同等であって
各種の特性が改善された様々な構成のものが採用された
場合にも、使用素子数が多い限り上記と同様の問題があ
る。
【００１９】
【発明が解決しようとする課題】上記したように従来の
スキャン用シフトレジスタ回路は、チップ面積上のオー
バーヘッドが大き過ぎるので、低コストが要求される民
生用ＴＶ、ＶＴＲ用のＬＳＩではコストの面から採用し
にくいという問題があり、消費電力、テスト時間の点で
も問題があった。
スキャン用シフトレジスタ回路は、チップ面積上のオー
バーヘッドが大き過ぎるので、低コストが要求される民
生用ＴＶ、ＶＴＲ用のＬＳＩではコストの面から採用し
にくいという問題があり、消費電力、テスト時間の点で
も問題があった。
【００２０】本発明は上記の問題点を解決すべくなされ
たもので、回路規模を減少し、低コストが要求される民
生用のＴＶ、ＶＴＲなどの分野での採用にも好適であ
り、消費電力を低減し、テスト時間も短縮し得るスキャ
ン用シフトレジスタ回路を有する半導体集積回路を提供
することを目的とする。
たもので、回路規模を減少し、低コストが要求される民
生用のＴＶ、ＶＴＲなどの分野での採用にも好適であ
り、消費電力を低減し、テスト時間も短縮し得るスキャ
ン用シフトレジスタ回路を有する半導体集積回路を提供
することを目的とする。
【００２１】
【課題を解決するための手段】本発明の半導体集積回路
は、入力側の組み合わせ回路と、前記入力側の組み合わ
せ回路の出力データが入力し、これをクロックパルス信
号に同期してシリアルに取り込んでシフトするｎビット
のスキャン用シフトレジスタ回路と、前記スキャン用シ
フトレジスタ回路のシリアル出力データが入力する出力
側の組み合わせ回路とを具備し、前記スキャン用シフト
レジスタ回路は、初段のスキャンセル用ＦＦ回路、中間
段のＤ型ＦＦ回路および最終段のスキャンセル用ＦＦ回
路がカスケード接続され、初段のスキャンセル用ＦＦ回
路のスキャンアウト端子の信号が最終段のスキャンセル
用ＦＦ回路のスキャンイン端子に入力するように接続さ
れ、各段のＦＦ回路にクロック信号が供給されるｎビッ
トのスキャン用シフトレジスタ回路とを具備することを
特徴とする。
は、入力側の組み合わせ回路と、前記入力側の組み合わ
せ回路の出力データが入力し、これをクロックパルス信
号に同期してシリアルに取り込んでシフトするｎビット
のスキャン用シフトレジスタ回路と、前記スキャン用シ
フトレジスタ回路のシリアル出力データが入力する出力
側の組み合わせ回路とを具備し、前記スキャン用シフト
レジスタ回路は、初段のスキャンセル用ＦＦ回路、中間
段のＤ型ＦＦ回路および最終段のスキャンセル用ＦＦ回
路がカスケード接続され、初段のスキャンセル用ＦＦ回
路のスキャンアウト端子の信号が最終段のスキャンセル
用ＦＦ回路のスキャンイン端子に入力するように接続さ
れ、各段のＦＦ回路にクロック信号が供給されるｎビッ
トのスキャン用シフトレジスタ回路とを具備することを
特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る半導体集積回路の一部を示している。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る半導体集積回路の一部を示している。
【００２３】図１において、１１は入力側の組み合わせ
回路、１０は前記入力側の組み合わせ回路の出力データ
が入力し、これをクロックパルス信号に同期してシリア
ルに取り込んでシフトするｎビットのスキャン用シフト
レジスタ回路、１２は前記スキャン用シフトレジスタ回
路のシリアル出力データが入力する出力側の組み合わせ
回路である。
回路、１０は前記入力側の組み合わせ回路の出力データ
が入力し、これをクロックパルス信号に同期してシリア
ルに取り込んでシフトするｎビットのスキャン用シフト
レジスタ回路、１２は前記スキャン用シフトレジスタ回
路のシリアル出力データが入力する出力側の組み合わせ
回路である。
【００２４】前記スキャン用シフトレジスタ回路１０
は、図８に示したｎビットのシフトレジスタ回路の各Ｄ
型ＦＦ回路のうちの初段のＤ型ＦＦ回路および最終段の
Ｄ型ＦＦ回路をスキャンセル用ＦＦ回路９０に置換し、
中間段は通常のＤ型ＦＦ回路２０をそのまま使用したも
のである。
は、図８に示したｎビットのシフトレジスタ回路の各Ｄ
型ＦＦ回路のうちの初段のＤ型ＦＦ回路および最終段の
Ｄ型ＦＦ回路をスキャンセル用ＦＦ回路９０に置換し、
中間段は通常のＤ型ＦＦ回路２０をそのまま使用したも
のである。
【００２５】即ち、前記スキャン用シフトレジスタ回路
１０は、初段のスキャンセル用ＦＦ回路９０、中間段の
Ｄ型ＦＦ回路２０および最終段のスキャンセル用ＦＦ回
路９０がカスケード接続され、初段のスキャンセル用Ｆ
Ｆ回路９０のスキャンアウト端子ＳＯの信号が最終段の
スキャンセル用ＦＦ回路９０のスキャンイン端子ＳＩに
入力するように接続されており、各段のＦＦ回路にクロ
ック信号ＣＰが供給されている。
１０は、初段のスキャンセル用ＦＦ回路９０、中間段の
Ｄ型ＦＦ回路２０および最終段のスキャンセル用ＦＦ回
路９０がカスケード接続され、初段のスキャンセル用Ｆ
Ｆ回路９０のスキャンアウト端子ＳＯの信号が最終段の
スキャンセル用ＦＦ回路９０のスキャンイン端子ＳＩに
入力するように接続されており、各段のＦＦ回路にクロ
ック信号ＣＰが供給されている。
【００２６】前記通常のＤ型ＦＦ回路２０およびスキャ
ンセル用ＦＦ回路９０は、それぞれ従来例と同様のもの
であり、セルベースのＬＳＩにおいてはそれぞれ例えば
図２、図３に示すように構成されている。
ンセル用ＦＦ回路９０は、それぞれ従来例と同様のもの
であり、セルベースのＬＳＩにおいてはそれぞれ例えば
図２、図３に示すように構成されている。
【００２７】図２に示すＤ型ＦＦ回路２０は、相補的な
クロック信号（φ、／φ）により制御されるマスター・
スレーブ方式のＤ型ＦＦ回路６０と、システムクロック
信号ＣＰが入力し、前記相補的なクロック信号（φ、／
φ）を生成するクロックドライバー２１とを具備する。
クロック信号（φ、／φ）により制御されるマスター・
スレーブ方式のＤ型ＦＦ回路６０と、システムクロック
信号ＣＰが入力し、前記相補的なクロック信号（φ、／
φ）を生成するクロックドライバー２１とを具備する。
【００２８】上記マスター・スレーブ方式のＤ型ＦＦ回
路６０は、データ入力端子Ｄと、相補的な一対の出力端
子Ｑおよび／Ｑと、反転クロック信号／φにより制御さ
れるトランスミッション・ゲート６１およびクロックド
・インバータ６２と、クロック信号φにより制御される
トランスミッション・ゲート６３およびクロックド・イ
ンバータ６４と、インバータ６５〜６７とからなる。
路６０は、データ入力端子Ｄと、相補的な一対の出力端
子Ｑおよび／Ｑと、反転クロック信号／φにより制御さ
れるトランスミッション・ゲート６１およびクロックド
・インバータ６２と、クロック信号φにより制御される
トランスミッション・ゲート６３およびクロックド・イ
ンバータ６４と、インバータ６５〜６７とからなる。
【００２９】また、前記クロックドライバー２１は、シ
ステムクロック信号ＣＰが入力する二段インバータ回路
２２、２３からなり、クロック信号φおよび反転クロッ
ク信号／φを生成する。
ステムクロック信号ＣＰが入力する二段インバータ回路
２２、２３からなり、クロック信号φおよび反転クロッ
ク信号／φを生成する。
【００３０】図３に示すスキャンセル用ＦＦ回路９０
は、相補的なクロック信号（φ、／φ）により制御され
るマスター・スレーブ方式のＤ型ＦＦ回路３０と、スキ
ャンイン端子ＳＩと上記Ｄ型ＦＦ回路３０のマスター側
のデータ保持回路との間に接続されたスキャンイン回路
４１と、上記Ｄ型ＦＦ回路３０のスレーブ側のデータ保
持回路とスキャンアウト端子ＳＯとの間に接続されたス
キャンアウト回路４２とからなる。
は、相補的なクロック信号（φ、／φ）により制御され
るマスター・スレーブ方式のＤ型ＦＦ回路３０と、スキ
ャンイン端子ＳＩと上記Ｄ型ＦＦ回路３０のマスター側
のデータ保持回路との間に接続されたスキャンイン回路
４１と、上記Ｄ型ＦＦ回路３０のスレーブ側のデータ保
持回路とスキャンアウト端子ＳＯとの間に接続されたス
キャンアウト回路４２とからなる。
【００３１】前記マスター・スレーブ方式のＤ型ＦＦ回
路３０は、データ入力端子Ｄと、相補的な一対の出力端
子ＱおよびＱＮ（／Ｑ）と、反転クロック信号／φによ
り制御されるクロックド・インバータ３１および３２
と、クロック信号φにより制御されるクロックド・イン
バータ３３と、スキャンイン用制御信号Ａにより制御さ
れるクロックド・インバータ３４と、クロック信号φに
より制御されるトランスミッション・ゲート３５と、イ
ンバータ３６〜３９とからなる。
路３０は、データ入力端子Ｄと、相補的な一対の出力端
子ＱおよびＱＮ（／Ｑ）と、反転クロック信号／φによ
り制御されるクロックド・インバータ３１および３２
と、クロック信号φにより制御されるクロックド・イン
バータ３３と、スキャンイン用制御信号Ａにより制御さ
れるクロックド・インバータ３４と、クロック信号φに
より制御されるトランスミッション・ゲート３５と、イ
ンバータ３６〜３９とからなる。
【００３２】前記スキャンイン回路４１は、スキャンイ
ン用制御信号Ａにより、通常モード時にはオフ状態／ス
キャンモード時には一定時間オン状態に制御されるもの
であり、例えばスキャンイン用反転制御信号／Ａにより
制御されるクロックド・インバータからなる。
ン用制御信号Ａにより、通常モード時にはオフ状態／ス
キャンモード時には一定時間オン状態に制御されるもの
であり、例えばスキャンイン用反転制御信号／Ａにより
制御されるクロックド・インバータからなる。
【００３３】前記スキャンアウト回路４２は、スキャン
アウト用制御信号Ｂにより制御され、通常モード時には
オフ状態／スキャンモード時には一定時間オン状態に制
御されるものであり、例えばインバータ４３、スキャン
アウト用制御信号Ｂにより制御されるトランスミッショ
ン・ゲート４４およびインバータ４５の順にカスケード
接続されている。
アウト用制御信号Ｂにより制御され、通常モード時には
オフ状態／スキャンモード時には一定時間オン状態に制
御されるものであり、例えばインバータ４３、スキャン
アウト用制御信号Ｂにより制御されるトランスミッショ
ン・ゲート４４およびインバータ４５の順にカスケード
接続されている。
【００３４】なお、前記スキャンイン用反転制御信号／
Ａはスキャンイン用制御信号Ａが入力するインバータ回
路４６により生成され、スキャンアウト用反転制御信号
／Ｂはスキャンアウト用制御信号Ｂが入力するインバー
タ回路４７により生成される。
Ａはスキャンイン用制御信号Ａが入力するインバータ回
路４６により生成され、スキャンアウト用反転制御信号
／Ｂはスキャンアウト用制御信号Ｂが入力するインバー
タ回路４７により生成される。
【００３５】また、前記クロックドライバー２１は、シ
ステムクロック信号ＣＰが入力する二段インバータ回路
２２、２３からなり、クロック信号φおよび反転クロッ
ク信号／φを生成し、所要の回路にクロック信号を供給
する。
ステムクロック信号ＣＰが入力する二段インバータ回路
２２、２３からなり、クロック信号φおよび反転クロッ
ク信号／φを生成し、所要の回路にクロック信号を供給
する。
【００３６】図３に示したスキャンセル用ＦＦ回路９０
の通常モード時の動作は、スキャンイン回路４１および
スキャンアウト回路４２がそれぞれオフ状態に制御され
た状態で、従来のＤ型ＦＦ回路２０と同様に動作する。
の通常モード時の動作は、スキャンイン回路４１および
スキャンアウト回路４２がそれぞれオフ状態に制御され
た状態で、従来のＤ型ＦＦ回路２０と同様に動作する。
【００３７】即ち、入力側の組み合わせ回路１１の出力
データＤＯが入力し、これをクロックパルス信号ＣＰに
同期してシリアルに取り込んでシフトし、そのシリアル
出力データを出力側の組み合わせ回路１２の入力データ
ＤＮ、ＤＮＮ（／ＤＮ）として出力する。
データＤＯが入力し、これをクロックパルス信号ＣＰに
同期してシリアルに取り込んでシフトし、そのシリアル
出力データを出力側の組み合わせ回路１２の入力データ
ＤＮ、ＤＮＮ（／ＤＮ）として出力する。
【００３８】これに対して、上記スキャンセル用ＦＦ回
路９０のスキャンモード時の動作は、スキャンイン用制
御信号Ａが活性状態、クロック信号ＣＰが“Ｈ”レベル
になることにより、スキャンイン端子ＳＩからスキャン
インデータが取り込まれる。そして、スキャンイン用制
御信号Ａが非活性状態になることによりＤ型ＦＦ回路３
０のマスター側でデータが保持される。次に、スキャン
アウト用制御信号Ｂが活性状態になることにより、スキ
ャンアウト端子ＳＯからスキャンアウトデータが出力す
る。そして、スキャンアウト用制御信号Ｂが非活性状態
になることにより、スキャンアウト端子ＳＯがフローテ
ィング状態になる。
路９０のスキャンモード時の動作は、スキャンイン用制
御信号Ａが活性状態、クロック信号ＣＰが“Ｈ”レベル
になることにより、スキャンイン端子ＳＩからスキャン
インデータが取り込まれる。そして、スキャンイン用制
御信号Ａが非活性状態になることによりＤ型ＦＦ回路３
０のマスター側でデータが保持される。次に、スキャン
アウト用制御信号Ｂが活性状態になることにより、スキ
ャンアウト端子ＳＯからスキャンアウトデータが出力す
る。そして、スキャンアウト用制御信号Ｂが非活性状態
になることにより、スキャンアウト端子ＳＯがフローテ
ィング状態になる。
【００３９】上述したように図１のスキャン用シフトレ
ジスタ回路によれば、通常モード時／スキャンモード時
に応じて初段および最終段のスキャンセル用ＦＦ回路９
０が前述したように異なる動作状態に制御され、クロッ
ク信号ＣＰに同期してシフト動作を行う。
ジスタ回路によれば、通常モード時／スキャンモード時
に応じて初段および最終段のスキャンセル用ＦＦ回路９
０が前述したように異なる動作状態に制御され、クロッ
ク信号ＣＰに同期してシフト動作を行う。
【００４０】この場合、通常動作時には、スキャンセル
用ＦＦ回路９０が従来のＤ型ＦＦ回路２０と同様に動作
し、図８に示した従来例のｎビットのシフトレジスタ回
路の動作と同様に動作する。
用ＦＦ回路９０が従来のＤ型ＦＦ回路２０と同様に動作
し、図８に示した従来例のｎビットのシフトレジスタ回
路の動作と同様に動作する。
【００４１】これに対して、スキャンモード時には、ス
キャンセル用ＦＦ回路９０がスキャン動作を行うように
制御され、初段のＦＦ回路９０に外部からのテスト入力
データＳＩがスキャンインし、最終段のＦＦ回路９０か
らテスト出力データＳＯが外部にスキャンアウトする。
キャンセル用ＦＦ回路９０がスキャン動作を行うように
制御され、初段のＦＦ回路９０に外部からのテスト入力
データＳＩがスキャンインし、最終段のＦＦ回路９０か
らテスト出力データＳＯが外部にスキャンアウトする。
【００４２】上述したスキャン用シフトレジスタ回路
は、従来例のｎビットのシフトレジスタ回路の各段回路
のうちの初段のＤ型ＦＦ回路２０および最終段のＤ型Ｆ
Ｆ回路２０をそれぞれスキャンセル用ＦＦ回路９０に置
換し、中間段は通常のＤ型ＦＦ回路２０をそのまま使用
したものである。
は、従来例のｎビットのシフトレジスタ回路の各段回路
のうちの初段のＤ型ＦＦ回路２０および最終段のＤ型Ｆ
Ｆ回路２０をそれぞれスキャンセル用ＦＦ回路９０に置
換し、中間段は通常のＤ型ＦＦ回路２０をそのまま使用
したものである。
【００４３】これにより、図９に示したような全段のＦ
Ｆ回路としてスキャンセル用ＦＦ回路９０を用いた従来
例のスキャン用シフトレジスタ回路と比べて、中間段の
Ｄ型ＦＦ回路２０における使用回路数が少なく、パター
ンサイズが小さくなり、しかも、消費電力を低減するこ
とが可能になる。
Ｆ回路としてスキャンセル用ＦＦ回路９０を用いた従来
例のスキャン用シフトレジスタ回路と比べて、中間段の
Ｄ型ＦＦ回路２０における使用回路数が少なく、パター
ンサイズが小さくなり、しかも、消費電力を低減するこ
とが可能になる。
【００４４】従って、全体としてレジスタの規模が減少
し、チップサイズが少なくなり、コストダウンが可能に
なり、低コストが要求される民生用のＴＶ、ＶＴＲなど
の分野での採用にも好適である。
し、チップサイズが少なくなり、コストダウンが可能に
なり、低コストが要求される民生用のＴＶ、ＶＴＲなど
の分野での採用にも好適である。
【００４５】また、スキャン用の制御信号Ａ、Ｂやスキ
ャンデータがｎビットのシフトレジスタ回路の全段を経
由するのではなく、初段のＦＦ回路９０および最終段の
ＦＦ回路９０のみを経由するので、テスト時間も短縮す
ることが可能になる。このことは、ＬＳＩの価格を決定
する重要な要素であるテストコストを大幅に低減するこ
とができる。
ャンデータがｎビットのシフトレジスタ回路の全段を経
由するのではなく、初段のＦＦ回路９０および最終段の
ＦＦ回路９０のみを経由するので、テスト時間も短縮す
ることが可能になる。このことは、ＬＳＩの価格を決定
する重要な要素であるテストコストを大幅に低減するこ
とができる。
【００４６】なお、図１中のスキャン用シフトレジスタ
回路のパターンは、レイアウト用ＣＡＤ（コンピュータ
支援設計）システムを用いた自動配置配線によりレイア
ウトを行ってもよいが、図１中に点線で囲むようにスキ
ャン用シフトレジスタ回路の部分をマクロブロック化し
てレイアウト上に強制配置あるいは近接配置することに
より、システムクロックＣＰのライン、スキャン用制御
信号Ａ、Ｂのライン、シフトデータのラインの引き回し
を簡略化することができ、レイアウトサイズを縮小する
ことが可能になる。
回路のパターンは、レイアウト用ＣＡＤ（コンピュータ
支援設計）システムを用いた自動配置配線によりレイア
ウトを行ってもよいが、図１中に点線で囲むようにスキ
ャン用シフトレジスタ回路の部分をマクロブロック化し
てレイアウト上に強制配置あるいは近接配置することに
より、システムクロックＣＰのライン、スキャン用制御
信号Ａ、Ｂのライン、シフトデータのラインの引き回し
を簡略化することができ、レイアウトサイズを縮小する
ことが可能になる。
【００４７】また、クロックラインの簡略化により、配
線負荷を軽減でき、スキャンセル用ＦＦ回路内のクロッ
クバッファのパターンサイズを縮小でき、結果的にクロ
ック系の消費電力の削減が可能になる。また、クロック
ラインの簡略化により、スキューの問題を改善（スキュ
ーの低減）しながらクロックを容易に分配することが可
能になる。
線負荷を軽減でき、スキャンセル用ＦＦ回路内のクロッ
クバッファのパターンサイズを縮小でき、結果的にクロ
ック系の消費電力の削減が可能になる。また、クロック
ラインの簡略化により、スキューの問題を改善（スキュ
ーの低減）しながらクロックを容易に分配することが可
能になる。
【００４８】図４は、本発明の第２の実施の形態に係る
マクロブロック化されたスキャン用シフトレジスタ回路
を示している。図４に示すスキャン用シフトレジスタ回
路１０ａは、図１に示したスキャン用シフトレジスタ回
路１０と比べて、マクロブロック化に際して、システム
クロック入力をインバータ回路４８〜５０群からなるシ
ステムクロックドライバー５１に入力して相補的なシス
テムクロックＣＰ、ＣＰＮ（／ＣＰ）を生成し、これを
初段のスキャンセル用Ｆ／Ｆ回路９０ａ、中間段のＤ型
Ｆ／Ｆ回路２０ａ、最終段のスキャンセル用Ｆ／Ｆ回路
９０ａに供給するように変更した点が異なる。
マクロブロック化されたスキャン用シフトレジスタ回路
を示している。図４に示すスキャン用シフトレジスタ回
路１０ａは、図１に示したスキャン用シフトレジスタ回
路１０と比べて、マクロブロック化に際して、システム
クロック入力をインバータ回路４８〜５０群からなるシ
ステムクロックドライバー５１に入力して相補的なシス
テムクロックＣＰ、ＣＰＮ（／ＣＰ）を生成し、これを
初段のスキャンセル用Ｆ／Ｆ回路９０ａ、中間段のＤ型
Ｆ／Ｆ回路２０ａ、最終段のスキャンセル用Ｆ／Ｆ回路
９０ａに供給するように変更した点が異なる。
【００４９】この場合、中間段のＤ型Ｆ／Ｆ回路２０ａ
として図５に示すような構成、即ち、図２に示したＤ型
Ｆ／Ｆ回路２０における相補的なクロック信号（φ、／
φ）用のクロックドライバー２１を省略し、相補的なシ
ステムクロックＣＰ、ＣＰＮ入力を相補的なクロック信
号（φ、／φ）として使用するように変更したものを使
用できる。
として図５に示すような構成、即ち、図２に示したＤ型
Ｆ／Ｆ回路２０における相補的なクロック信号（φ、／
φ）用のクロックドライバー２１を省略し、相補的なシ
ステムクロックＣＰ、ＣＰＮ入力を相補的なクロック信
号（φ、／φ）として使用するように変更したものを使
用できる。
【００５０】また、初段および最終段のスキャンセル用
Ｆ／Ｆ回路９０ａとして図６に示すような構成、即ち、
図３に示したスキャンセル用Ｆ／Ｆ回路９０における相
補的なクロック信号（φ、／φ）用のクロックドライバ
ー２１を省略し、相補的なシステムクロックＣＰ、ＣＰ
Ｎ入力を相補的なクロック信号（φ、／φ）として使用
するように変更したものを採用できる。
Ｆ／Ｆ回路９０ａとして図６に示すような構成、即ち、
図３に示したスキャンセル用Ｆ／Ｆ回路９０における相
補的なクロック信号（φ、／φ）用のクロックドライバ
ー２１を省略し、相補的なシステムクロックＣＰ、ＣＰ
Ｎ入力を相補的なクロック信号（φ、／φ）として使用
するように変更したものを採用できる。
【００５１】これにより、回路構成を一層簡略化でき、
クロックスキューの管理が容易になり、パターンサイズ
を一層縮小化でき、クロック系の消費電力を一層削減す
ることが可能になる。
クロックスキューの管理が容易になり、パターンサイズ
を一層縮小化でき、クロック系の消費電力を一層削減す
ることが可能になる。
【００５２】なお、図１、図４中のスキャン用シフトレ
ジスタ回路の各段回路は、スタティックレジスタを用い
た例を示したが、これに限らず、ダイナミックレジスタ
を用いてもよい。
ジスタ回路の各段回路は、スタティックレジスタを用い
た例を示したが、これに限らず、ダイナミックレジスタ
を用いてもよい。
【００５３】図７は、本発明の第３の実施の形態に係る
マクロブロック化されたスキャン用シフトレジスタ回路
を示している。図７に示すｎビットのスキャン用シフト
レジスタ回路１０ｂは、図１に示したｎビットのスキャ
ン用シフトレジスタ回路１０と比べて、初段および最終
段のスキャンセル用ＦＦ回路をダイナミック型のスキャ
ンセル用ＦＦ回路９０ｂに置換し、中間段のＤ型ＦＦ回
路をダイナミック型のＤ型ＦＦ回路２０ｂに置換し、各
段回路の出力端子Ｑを次段のデータ入力端子Ｄに接続し
ている。
マクロブロック化されたスキャン用シフトレジスタ回路
を示している。図７に示すｎビットのスキャン用シフト
レジスタ回路１０ｂは、図１に示したｎビットのスキャ
ン用シフトレジスタ回路１０と比べて、初段および最終
段のスキャンセル用ＦＦ回路をダイナミック型のスキャ
ンセル用ＦＦ回路９０ｂに置換し、中間段のＤ型ＦＦ回
路をダイナミック型のＤ型ＦＦ回路２０ｂに置換し、各
段回路の出力端子Ｑを次段のデータ入力端子Ｄに接続し
ている。
【００５４】そして、クロックパルス信号ＣＰに代え
て、２相のクロックパルス信号ＣＰ１、ＣＰ２をそれぞ
れバッファ回路７１、７２を介して各段回路のクロック
端子ＣＰ１、ＣＰ２に供給し、制御信号Ａ、Ｂに代え
て、クロックパルス信号ＣＰ３をバッファ回路７３を介
して各段回路の制御入力端子ＣＰ３に供給しており、初
段のスキャンセル用ＦＦ回路９０ｂの出力端子Ｑを最終
段のスキャンセル用ＦＦ回路９０ｂのスキャンイン入力
端子ＳＩに供給している。上記構成の図７のスキャン用
シフトレジスタ回路は、図１に示したスキャン用シフト
レジスタ回路の動作とほぼ同様に動作し、同様の効果が
得られる。
て、２相のクロックパルス信号ＣＰ１、ＣＰ２をそれぞ
れバッファ回路７１、７２を介して各段回路のクロック
端子ＣＰ１、ＣＰ２に供給し、制御信号Ａ、Ｂに代え
て、クロックパルス信号ＣＰ３をバッファ回路７３を介
して各段回路の制御入力端子ＣＰ３に供給しており、初
段のスキャンセル用ＦＦ回路９０ｂの出力端子Ｑを最終
段のスキャンセル用ＦＦ回路９０ｂのスキャンイン入力
端子ＳＩに供給している。上記構成の図７のスキャン用
シフトレジスタ回路は、図１に示したスキャン用シフト
レジスタ回路の動作とほぼ同様に動作し、同様の効果が
得られる。
【００５５】
【発明の効果】上述したように本発明によれば、回路規
模を減少し、低コストが要求される民生用のＴＶ、ＶＴ
Ｒなどの分野での採用にも好適であり、消費電力を低減
し、テスト時間も短縮し得るスキャン用シフトレジスタ
回路を有する半導体集積回路を実現することができる。
模を減少し、低コストが要求される民生用のＴＶ、ＶＴ
Ｒなどの分野での採用にも好適であり、消費電力を低減
し、テスト時間も短縮し得るスキャン用シフトレジスタ
回路を有する半導体集積回路を実現することができる。
【図１】本発明の第１の実施の形態に係るスキャン用シ
フトレジスタ回路を示す回路図。
フトレジスタ回路を示す回路図。
【図２】図１のスキャン用シフトレジスタ回路中のＤ型
Ｆ／Ｆ回路の一例を示す回路図。
Ｆ／Ｆ回路の一例を示す回路図。
【図３】図１のスキャン用シフトレジスタ回路中のスキ
ャンセル用Ｆ／Ｆ回路の一例を示す回路図。
ャンセル用Ｆ／Ｆ回路の一例を示す回路図。
【図４】本発明の第２の実施の形態に係るスキャン用シ
フトレジスタ回路を示す回路図。
フトレジスタ回路を示す回路図。
【図５】図４のスキャン用シフトレジスタ回路中のＤ型
Ｆ／Ｆ回路の一例を示す回路図。
Ｆ／Ｆ回路の一例を示す回路図。
【図６】図４のスキャン用シフトレジスタ回路中のスキ
ャンセル用Ｆ／Ｆ回路の一例を示す回路図。
ャンセル用Ｆ／Ｆ回路の一例を示す回路図。
【図７】本発明の第３の実施の形態に係るスキャン用シ
フトレジスタ回路を示す回路図。
フトレジスタ回路を示す回路図。
【図８】従来のシフトレジスタ回路を示す回路図。
【図９】従来のスキャン用シフトレジスタ回路を示す回
路図。
路図。
１０、１０ａ、１０ｂ…スキャン用シフトレジスタ回
路、 １１…入力側の組み合わせ回路、 １２…出力側の組み合わせ回路、 ２０、２０ａ、２０ｂ…Ｄ型ＦＦ回路、 ２１…クロックドライバー、 ３０…マスター・スレーブ方式のＤ型ＦＦ回路、 ４１…スキャンイン回路、 ４２…スキャンアウト回路、 ９０、９０ａ、９０ｂ…スキャンセル用ＦＦ回路、 ＳＩ…スキャンイン端子、 ＳＯ…スキャンアウト端子。
路、 １１…入力側の組み合わせ回路、 １２…出力側の組み合わせ回路、 ２０、２０ａ、２０ｂ…Ｄ型ＦＦ回路、 ２１…クロックドライバー、 ３０…マスター・スレーブ方式のＤ型ＦＦ回路、 ４１…スキャンイン回路、 ４２…スキャンアウト回路、 ９０、９０ａ、９０ｂ…スキャンセル用ＦＦ回路、 ＳＩ…スキャンイン端子、 ＳＯ…スキャンアウト端子。
Claims (9)
- 【請求項１】 入力側の組み合わせ回路と、 前記入力側の組み合わせ回路の出力データが入力し、こ
れをクロックパルス信号に同期してシリアルに取り込ん
でシフトするｎビットのスキャン用シフトレジスタ回路
と、 前記スキャン用シフトレジスタ回路のシリアル出力デー
タが入力する出力側の組み合わせ回路とを具備し、 前記スキャン用シフトレジスタ回路は、初段のスキャン
セル用ＦＦ回路、中間段のＤ型ＦＦ回路および最終段の
スキャンセル用ＦＦ回路がカスケード接続され、初段の
スキャンセル用ＦＦ回路のスキャンアウト端子の信号が
最終段のスキャンセル用ＦＦ回路のスキャンイン端子に
入力するように接続され、各段のＦＦ回路にシステムク
ロック信号が供給されることを特徴とする半導体集積回
路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記Ｄ型ＦＦ回路は、相補的なクロック信号により制御
されるマスター・スレーブ方式のＤ型ＦＦ回路と、シス
テムクロック信号が入力し、前記相補的なクロック信号
を生成するクロックドライバーとを具備することを特徴
とする半導体集積回路。 - 【請求項３】 請求項１または２記載の半導体集積回路
において、 前記スキャンセル用ＦＦ回路は、相補的なクロック信号
により制御されるマスター・スレーブ方式のＤ型ＦＦ回
路と、スキャンイン端子と前記Ｄ型ＦＦ回路のマスター
側のデータ保持回路との間に接続され、スキャンイン用
制御信号により、通常モード時にはオフ状態／スキャン
モード時には一定時間オン状態に制御されるスキャンイ
ン回路と、前記Ｄ型ＦＦ回路のスレーブ側のデータ保持
回路とスキャンアウト端子との間に接続され、スキャン
アウト用制御信号により制御され、通常モード時にはオ
フ状態／スキャンモード時には一定時間オン状態に制御
されるスキャンアウト回路と、システムクロック信号が
入力し、前記相補的なクロック信号を生成し、所要の回
路にクロック信号を供給するクロックドライバーとを具
備することを特徴とする半導体集積回路。 - 【請求項４】 請求項１乃至３のいずれか１に記載の半
導体集積回路において、 前記スキャン用シフトレジスタ回路はマクロブロック化
されていることを特徴とする半導体集積回路。 - 【請求項５】 入力側の組み合わせ回路と、 前記入力側の組み合わせ回路の出力データが入力し、こ
れを相補的なシステムクロックパルス信号に同期してシ
リアルに取り込んでシフトするｎビットのスキャン用シ
フトレジスタ回路と、 前記スキャン用シフトレジスタ回路のシリアル出力デー
タが入力する出力側の組み合わせ回路と、 システムクロック信号が入力し、前記相補的なシステム
クロック信号を生成するクロックドライバーとを具備
し、 前記スキャン用シフトレジスタ回路は、初段のスキャン
セル用ＦＦ回路、中間段のＤ型ＦＦ回路および最終段の
スキャンセル用ＦＦ回路がカスケード接続され、初段の
スキャンセル用ＦＦ回路のスキャンアウト端子の信号が
最終段のスキャンセル用ＦＦ回路のスキャンイン端子に
入力するように接続され、各段のＦＦ回路に前記相補的
なシステムクロック信号が供給されることを特徴とする
半導体集積回路。 - 【請求項６】 請求項５記載の半導体集積回路におい
て、 前記Ｄ型ＦＦ回路は、前記相補的なシステムクロック信
号により制御されるマスター・スレーブ方式のＤ型ＦＦ
回路であることを特徴とする半導体集積回路。 - 【請求項７】 請求項５または６記載の半導体集積回路
において、 前記スキャンセル用ＦＦ回路は、前記相補的なシステム
クロック信号により制御されるマスター・スレーブ方式
のＤ型ＦＦ回路と、スキャンイン端子と前記Ｄ型ＦＦ回
路のマスター側のデータ保持回路との間に接続され、ス
キャンイン用制御信号により、通常モード時にはオフ状
態／スキャンモード時には一定時間オン状態に制御され
るスキャンイン回路と、前記Ｄ型ＦＦ回路のスレーブ側
のデータ保持回路とスキャンアウト端子との間に接続さ
れ、スキャンアウト用制御信号により制御され、通常モ
ード時にはオフ状態／スキャンモード時には一定時間オ
ン状態に制御されるスキャンアウト回路とを具備するこ
とを特徴とする半導体集積回路。 - 【請求項８】 請求項５乃至７のいずれか１に記載の半
導体集積回路において、 前記スキャン用シフトレジスタ回路はマクロブロック化
されていることを特徴とする半導体集積回路。 - 【請求項９】 入力側の組み合わせ回路と、 前記入力側の組み合わせ回路の出力データが入力し、こ
れを２相のクロックパルス信号に同期してシリアルに取
り込んでシフトするｎビットのスキャン用シフトレジス
タ回路と、 前記スキャン用シフトレジスタ回路のシリアル出力デー
タが入力する出力側の組み合わせ回路とを具備し、 前記スキャン用シフトレジスタ回路は、初段のダイナミ
ック型のスキャンセル用ＦＦ回路、中間段のダイナミッ
ク型のＤ型ＦＦ回路および最終段のダイナミック型のス
キャンセル用ＦＦ回路がカスケード接続され、初段のス
キャンセル用ＦＦ回路のデータ出力端子の信号が最終段
のスキャンセル用ＦＦ回路のスキャンイン端子に入力す
るように接続され、前記初段および最終段のスキャンセ
ル用ＦＦ回路にスキャン制御用クロックパルス信号が供
給され、前記各段のＦＦ回路に前記２相のクロックパル
ス信号が供給されることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278185A JPH10125085A (ja) | 1996-10-21 | 1996-10-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278185A JPH10125085A (ja) | 1996-10-21 | 1996-10-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125085A true JPH10125085A (ja) | 1998-05-15 |
Family
ID=17593780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278185A Abandoned JPH10125085A (ja) | 1996-10-21 | 1996-10-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125085A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8386863B2 (en) | 2008-03-06 | 2013-02-26 | Fujitsu Limited | Scanning-capable latch device, scan chain device, and scanning method with latch circuits |
| JP2014060750A (ja) * | 2008-05-27 | 2014-04-03 | Qualcomm Incorporated | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
-
1996
- 1996-10-21 JP JP8278185A patent/JPH10125085A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8386863B2 (en) | 2008-03-06 | 2013-02-26 | Fujitsu Limited | Scanning-capable latch device, scan chain device, and scanning method with latch circuits |
| JP2014060750A (ja) * | 2008-05-27 | 2014-04-03 | Qualcomm Incorporated | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040610 |
|
| A131 | Notification of reasons for refusal |
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|
| A762 | Written abandonment of application |
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