JPH05233453A - 大規模仮想アドレス空間の提供装置及びアドレス変換方法 - Google Patents

Abstract

(57)【要約】 【目的】 動的アドレス変換（ＤＡＴ）がオンのときに
大規模論理アドレスを大規模仮想アドレス（ＬＶＡ）と
して変換し、ＤＡＴがオフのときに大規模論理アドレス
を大規模実アドレス（ＬＲＡ）として使用する方法及び
システムを提供する。 【構成】 それぞれのＬＶＡは三つの連結された部分に
分離される。第１の部分は一つのアクセス・リスト（Ａ
Ｌ）を指定するためのエントリ（ＡＤＥ）を指定するた
めにアクセス・ディレクトリ（ＡＤ）に索引を付けるた
めの最高位部分（ＡＤＥＮ）であり、第２の部分は従来
型サイズの仮想アドレス空間を表す関連する従来型アド
レス変換テーブルの指定を可能とするエントリにアクセ
スするための選択されたＡＬに索引を付けるための中間
部分（ＡＬＥＮ）であり、第３の部分は従来型仮想アド
レスと同一のサイズを有する低位ＤＡＴ ＶＡ部分であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、特に、下位互換性の
問題を含む、論理アドレスのサイズとコンピュータ・シ
ステムにより使用される仮想及び実アドレス空間のサイ
ズとを増大させることによって生じる問題を解決するも
のである。

【０００２】

【従来の技術及び発明が解決しようとする課題】コンピ
ュータ・システムにおいては、実記憶における仮想アド
レス（ＶＡ）の指定は、動的アドレス変換（ＤＡＴ）処
理の使用によって自動的に行われる。そして、システム
の実メモリ空間は、仮想アドレス空間（ＶＡＳ）がどの
ように使用されるかに無関係に割り当てることができ
る。従って、任意の数の連続する最高２ＧＢの大規模な
ＶＡＳユニットの自由な使用が可能な仮想記憶の使用
は、どこで実記憶が指定されるかにかかわらず実メモリ
を割り当てることを可能とする。実記憶を同一のアクセ
ス時間（実記憶においてどこにそれらが位置しているか
にかかわらず）を有する固定サイズのユニット（例え
ば、４ＫＢページ）に分割することは、任意のＶＡＳ
が、任意のＶＡＳの使用におけるシステム性能に影響を
与えることなく、実記憶のどこにも分散される一組の不
連続ページとして実空間にマップされることを可能とす
る。ダイナミックＲＡＭ（ＤＲＡＭ）またはスタティッ
クＲＡＭ（ＳＲＡＭ）記憶のこのランダム・アクセス特
性は、そのアクセス時間を、機械的スピン時間及びアー
ム移動時間の介入によりアクセス時間が劣化するＤＡＳ
Ｄ記憶と区別する。

【０００３】システムにより使用される仮想アドレスの
サイズはそのシステムにより使用可能な仮想アドレス空
間（ＶＡＳ）のサイズを制御すること及び最大ＶＡＳサ
イズは２の、アドレス・サイズにおけるビット位置の数
に等しい巾乗に等しいことは知られている。例えば、３
１ビットのアドレスは２³¹バイトのＶＡＳを可能とす
る。

【０００４】ＶＡＳは、コンピュータのハードウェアが
実際にどのようにして実メモリにおける命令またはデー
タを指定するかに関係なく、プログラムが命令及び／又
はデータを指定することを適宜可能とする一列の仮想ア
ドレス（好ましくは０から始まって上限まで）である。
ソフトウェアは仮想アドレスを使用するが、ハードウェ
アは実メモリにおけるこれらの仮想アドレスの内容を記
憶または再生し、メモリ断片化及び非連続実記憶管理の
ような問題を回避し、アプリケーション・プログラムか
らシステム制御プログラムに記憶管理を渡す。

【０００５】仮想アドレス・サイズを増大させることは
ＶＡＳサイズを増大させ、これは使用可能なバイト・ア
ドレスの数が多いために、より多数のバイトの情報を含
むことも知られている。

【０００６】計算機の動作においては、システムが設計
される仮想アドレス（ＶＡ）の最大サイズを越えること
は許されない。アドレス・サイズを現在の最大サイズ以
上に増大させることは、従来のプログラムとの互換性や
コンピュータ・システムの将来のプログラム及びデータ
・ベースの設計に対して困難な問題を生じさせる。同時
にアドレス可能なデータ量がＶＡＳの最大サイズを越え
るときは、プログラムは複数のＶＡＳを操作するステッ
プを含まなければならない。

【０００７】いくつかのコンピュータ・システムは命令
内にオペランドのアドレスを入れており、もしアドレス
・サイズを増大するならば、全ての命令をより大きなア
ドレス・サイズに対して再設計しなければならないであ
ろう。ＩＢＭ Ｓ／３７０のような他のコンピュータ・
アーキテクチャは、その命令に命令アドレスを直接含ま
せていないため、あるアドレス・サイズ限界までこの非
互換性の問題はない。その代わり、命令内の記憶オペラ
ンドが、基底（Ｂ）、索引（Ｘ）及びアドレス構成要素
（Ｄ）を含む汎用レジスタ（ＧＰＲ）を指定する。Ｂ、
Ｘ、Ｄオペランド仕様に対する周知のアドレス算術演算
によりオペランド・アドレスが得られる。Ｓ／３７０オ
ペランド・アーキテクチャはＩＢＭ ＥＳＡ／３９０シ
ステムで実施される。

【０００８】Ｂ、Ｘ、Ｄオペランド仕様は、ＧＰＲサイ
ズが最大アドレス・サイズに対応する限り、任意のＶＡ
Ｓサイズを提供する任意のアドレス・サイズをサポート
することができる。従って、特定のハードウェア・モデ
ルにおいて３２ビットのハードウェアＧＰＲサイズを有
することにより、現在の３１ビットの最大アドレス・サ
イズを生じる。３２番目のビット（すなわち、それぞれ
のアドレスのビット０）は、システムによりサポートさ
れる二三の命令によって必要とされるアドレス符号ビッ
トとして保存される。従って、オペランド・データに対
するＢ、Ｘ、Ｄアドレス演算に関与するＧＰＲの３２ビ
ットのサイズは、３１ビットの最大有効論理アドレス・
サイズを生じる。そして、この３１ビットのアドレス・
サイズは、２ギガバイト（ＧＢ）の仮想アドレス空間
（すなわち、２³¹）を生じる。

【０００９】従って、ＧＰＲのサイズを増大させること
は、オペランド・データにアクセスするために使用され
る仮想アドレスのサイズを増大させることは明らかであ
った。例えば、ＧＰＲサイズをそれらの現在の３２ビッ
トのサイズから６４ビットに増大させることによって、
ＶＡＳサイズは２⁶³または２⁶⁴バイトに増大する。この
とき、対応する増加は、計算機のＰＳＷ（プログラム状
況ワード）における命令アドレス（例えば、３１ビット
から６３または６４ビットまで）のサイズであることが
望まれる。

【００１０】しかし、仮想アドレスのサイズの増大をど
のように処理するかを制御することは自明ではなく、こ
の出願におけるこの発明の目的である。

【００１１】以前の３１ビットの仮想アドレスのサイズ
はＩＢＭ Ｓ／３７０システムにおけるそれぞれのＶＡ
Ｓの最大サイズに対する実用限界であったが、単一のプ
ログラムによって使用可能なＶＡＳの数は、システムの
ユーザ一人当たり一つから、ＥＳＡ／３７０アクセス・
レジスタ（ＡＲ）・アーキテクチャによるユーザ一人当
たり数千まで著しく増加する。ＡＲは、単一のプログラ
ムによって複数のＶＡＳにおけるデータに容易にアクセ
スすることを可能とする。このプログラムでは、データ
を制御する命令を含むＶＡＳと異なる複数のＶＡＳにお
いて容易にアクセスされることができる。ＡＲは、多重
仮想アドレス空間にアクセスするための米国特許第４３
５５３５５号（バットウエル（Butwell)他）に開示さ
れ、特許請求されている。ＡＲは、そのセグメント・テ
ーブル指定（ＳＴＤ）を指定することによってＶＡＳを
指定する。上記米国特許第４３５５３５５号のＡＲの教
示を使用する任意のＥＳＡ／３７０プログラムに対し
て、２ＧＢのアドレス空間のファミリーが提供された。

【００１２】米国特許第４９７９０９８号（バウム（Ba
um）他）は、ＡＳＴ（アドレス空間番号第２テーブル）
を使用することによってシステムにおけるＳＴＤの中央
保管の使用を可能とし、ＡＲの内容とその指定されたＳ
ＴＤ（ＶＡＳを定義する）との間を無関係とすることに
よってＡＲにより指定されたＶＡＳの安全保護を向上さ
せた。ＡＳＴにおける有効なエントリ（ＡＳＴＥ）は、
システムによって現在認識されている全ての仮想アドレ
ス空間を定義するＳＴＤを含む。システム内の全ての仮
想空間を規定する単一のテーブルを持つことにより、そ
れらの生成、削除及びアクセス権限の中央制御が可能と
なる。

【００１３】安全保護は、それぞれのＡＲと、必要とさ
れるＳＴＤを含むＡＳＴＥの部分集合に対するポインタ
を有するアクセス・リスト（ＡＬ）を使用することによ
って得られるそのＳＴＤとの間が無関係であることによ
って得られる。ＡＬは制御レジスタ・フィールドによっ
て指定された。ＡＲには、必要とされるＳＴＤをロード
する代わりに、必要とされるＶＡＳにアクセスするため
のアクセス・リスト・エントリ・トークン（ＡＬＥＴ）
がロードされた（これは制御プログラムがセグメント・
テーブルの指定を変化させることを防止するであろ
う）。それにもかかわらず、ＡＲの内容（ＡＬＥＴ）は
なおＳＴＤを表した。そして、システムの非監督者のユ
ーザは、ＡＲにおけるＡＬＥＴを、あたかもそれらがシ
ステムにおけるＶＡＳの使用を制御するためのＳＴＤで
あるかのようにロード及び操作することを許される。

【００１４】それぞれのＡＬ（与えられたユーザが入手
可能な）は、そのエントリ（ＡＬＥ）を、与えられたユ
ーザが入手可能なＡＬＥＴに対応するＳＴＤを含むＡＳ
ＴＥに対するポインタを含むように初期化しなければな
らない。

【００１５】ＡＲにおけるＡＬＥＴは、アクセス・リス
ト・エントリ番号（ＡＬＥＮ）、アクセス・リスト・エ
ントリ順序番号（ＡＬＥＳＮ）及び基本リスト・ビット
（Ｐ）を含む。ＡＬＥＮは、必要とされるＡＬＥ（アク
セス・リスト・エントリ）を選択するためのＡＬに索引
を付ける。ＡＬＥの内容は、ＡＲによって表されるＳＴ
Ｄを含む特別なＡＳＴＥ（ＡＳＮ第２テーブル・エント
リ）を指す。

【００１６】ＡＲからそのＳＴＤまでのＡＬＥＴの無関
係の経路に従う処理はＡＲ変換（ＡＲＴ）処理と呼ば
れ、これは妥当性及び権限の検査を含む。妥当性の検査
は、異なるＳＴＤ（異なるＡＬＥＳＮ値を有する同一の
ＡＬＥＴ）再指定された後に不注意にＡＬＥの使用を試
みてしまうことからプログラムを保護するために、ＡＬ
ＥＴにおけるＡＬＥＳＮを使用する。それは、アクセス
を得るためには、等価比較が必要とされるからである。
そして、もしＡＬＥＳＮフィールドが等価比較をするな
らば、ＡＲＴ処理の間にＡＬＥ及びＡＳＴＥにおけるＡ
ＳＴＥＳＮフィールドが比較され、それらはまたＡＳＴ
ＥにおけるＳＴＤに対するアクセスを可能とするために
等しくなければならない。ＡＳＴＥＳＮは、例えば一つ
のＳＴＤから他のＳＴＤにＡＳＴＥの再割り当てが生じ
た場合にシステムを保護する。

【００１７】ＡＲＴ処理は、ＡＲにおけるＡＬＥＴに対
応するＳＴＤにそれがアクセスするときに完了する。Ｓ
ＴＤは、セグメント・テーブル（ＳＴ）及びＳＴＬ（セ
グメント・テーブル長）を指定するためのＳＴＯ（セグ
メント・テーブル起点）から成る。それぞれのページ・
テーブルはそれぞれのＳＴエントリ（ＳＴＥ）により指
定される。

【００１８】ＡＲＴ処理は、ＡＲＴ動作の結果、すなわ
ちＡＬＥＴ及びその結果生じるＳＴＤを記憶するための
ＡＬＢ（ＡＲＴルックアサイド・バッファ）を使用する
ことによってスピードアップされる。このＡＬＢエント
リは、そのＳＴＤをより迅速に得るために、ＡＲにおけ
るＡＬＥＴがアクセスされる次の時刻にＡＲＴ処理によ
ってアクセスされる。

【００１９】ＡＲＴ処理が必要とされるＳＴＤを得た
後、従来型ＤＡＴ（動的アドレス変換）処理がＶＡに対
して開始され、それに対してＶＡはページ・テーブル
（ＰＴ）を見つけるためにアドレスされたＳＴに索引を
付け、ＶＡは次にＶＡの変換を表すページ・フレーム・
実アドレス（ＰＦＲＡ）を含む必要とされるページ・テ
ーブル・エントリ（ＰＴＥ）を得るためにＰＴに索引を
付ける（これは実記憶における必要とされるページを指
定する）。

【００２０】従って、ＡＬＥＴは（そのＳＴＤによっ
て）、ＥＳＡ／３９０アーキテクチャにおける実アドレ
スに３１ビットの仮想アドレスを変換するためにアクセ
スされる２ギガバイト（ＧＢ）の仮想アドレス空間を表
すセグメント・テーブルを指定する。

【００２１】それにもかかわらず、ＡＲアーキテクチャ
の使用は、データ・アドレスの現在のＢ、Ｘ、Ｄオペラ
ンド・フィールドにおいて指定されるＢ−ＧＰＲに関連
するＡＲにおいて３２ビットの仮想拡張を行うことによ
って、３１ビットの仮想アドレス限界（３２ビットのＧ
ＰＲを使用して）を実効的に越える。４８ビット（３１
ビットのＶＡ＋１６ビットのＡＬＥＮ＋１Ｐビット）ま
での仮想アドレスを表すために、３１ビットのアドレス
＋３２ビットのＡＲ拡張が使用される。

【００２２】従って、３２ビットのＧＰＲサイズは、そ
れが３１ビットのＶＡサイズが最高２¹⁶＝６５５３６ま
での仮想アドレス空間のファミリーをサポートすること
を可能とするときには、ＡＲアーキテクチャによって変
化しない。この仮想アドレス空間ファミリーにおいて
は、それぞれの仮想アドレス空間のサイズは２³¹＝２Ｇ
Ｂである。この結果、アクセス・リスト当たり２¹⁶のそ
の最大数のアドレス空間に２⁴⁸バイトのデータの総仮想
空間容量を有するそれぞれのアプリケーション・プログ
ラムが得られる。

【００２３】ＡＲにおけるＡＬＥＴは２ＧＢの仮想アド
レス空間を規定する。ＡＬＥＴは三つのフィールドを有
する。すなわち、ＡＬＥＮと呼ばれる１６ビットの索引
値、ＡＬＥＳＮと呼ばれる８ビットの順序番号及び二つ
のアクセス・リスト間を選択する基本リスト・ビットＰ
である。ＡＬＥＮは、ＡＳＴと呼ばれる他のテーブルに
おけるエントリを指すエントリ（ＡＬＥ）を選択するた
めのアクセス・リスト（ＡＬ）の索引である。ＡＬＥＳ
Ｎは、ＡＲがＡＬＥにアクセスすることを許可されてい
るか否かを検査するために使用される順序番号であり、
その動作がＡＬＥの再割り当てを引き起こしたプログラ
ムを間違ったＡＬＥＴの使用から保護する。ＡＲＴ処理
の間には、ＡＲが指定されたＡＬＥによってＡＳＴＥに
アクセスすることを許可されているか否かを検査するた
めに、ＡＬＥにおけるＡＳＴＥＳＮが使用される。アク
セスは、ＡＬＥのＡＳＴＥＳＮフィールドの内容がＡＳ
ＴＥにおけるＡＳＴＥＳＮフィールドと一致したときだ
け許可される。ＡＬＥにおける３１ビットのアドレス
は、必要とされるＳＴＤを含むＡＳＴＥを指定する。Ａ
ＳＴＥのＡＳＴＥＳＮフィールドは、一致を防止し、そ
れによって現在アドレスしており、それらの次のアクセ
スがそのＡＳＴＥに許可される前にそれらが権限を得る
ことを必要としているＡＬＥから権限を取り戻すため
に、変更することができる。

【００２４】ＩＢＭの米国特許第４３５５３５５号（バ
ットウエル（Butwell)他）は、アプリケーション・プロ
グラムによる複数のアドレス空間の使用の容易化を可能
とするためのアクセス・レジスタ（ＡＲ）を開示してい
る。

【００２５】米国特許第４９７９０９８号（バウム（Ba
um）他）は、アクセス・リスト（ＡＬ）による間接的行
動を使用するアクセス・レジスタ変換（ＡＲＴ）を開示
し、特許請求している。セグメント・テーブル指定（Ｓ
ＴＤ）を表すために、ＡＲにトークン（ＡＬＥＴ）が提
供される。ＡＲにおける索引（ＡＬＥＮ）フィールド
は、ＳＴＤを含むＡＳＴＥに対するポインタを得るため
に、ＡＬにおけるエントリにアクセスする。ＡＬＥＴ、
ＡＬＥ及びＡＳＴＥに様々に設けられた一対の順序番号
（ＡＬＥＳＮ及びＡＳＴＥＳＮ）は、ＳＴＤのアクセス
に対する権限制御を提供する。ＳＴＤアクセッシング
は、ＡＲにおけるＡＬＥＴにおいてもＰビットを設ける
ことによって選択される複数のＡＬのうちの一つを使用
する。この特許によって、ＡＲを使用するプログラム
は、プログラムが使用可能なアドレス空間を表すために
プログラムに提供されるＡＬＥＴによって仮想アドレス
空間のファミリーに対するアクセスを有する。

【００２６】米国特許第４６７９１４０号（ゴトウ（Go
tou)他）は、４８及び６４ビットのアドレスを生成する
ためにＧＰＲサイズを３２ビットから６４ビットまで増
大させることを開示している。それぞれのＧＰＲには、
３２ビットのアドレスとの下位互換性を維持するため
に、それがＢまたはＸレジスタとして使用されていると
きに３２、４８または６４ビットのアドレスを含むか否
かを示すためにモード・レジスタが関連している。６４
ビットのアドレス演算回路が６４ビットのＧＰＲととも
に使用され、３２、４８または６４ビットの演算が使用
されるか否かを決定するモード・ビットによって制御さ
れる。このゴトウ特許は、本願で教示される大規模仮想
アドレス概念を開示していない。

【００２７】米国特許第４８６８７４０（カギマサ（Ka
gimasa）他、１９８７年の優先権主張）は、３１ビット
のアドレスの代わりとして、４８ビットのアドレスのた
めのプログラム状況ワード（ＰＳＷ）拡張アドレス・モ
ードを開示し、特許請求している。このカギマサ特許
は、本願で教示される大規模仮想アドレス概念を開示し
ていない。

【００２８】昭和６２年６月８日出願の特開昭６３−３
０５４４３号は、必要とされるＳＴＯを見つけるために
ＳＴＯのテーブルの索引として使用される高位ファミリ
ー（Ｆ）フィールドを有する仮想アドレスを開示してい
る。この日本出願は、本願で教示される大規模仮想アド
レス概念を開示していない。

【００２９】米国において本願と同時に出願された本願
と同一の出願人による米国特許出願番号０７／７５４８
１０は、本願の発明を開示しておらず、小規模実メモリ
（２ＧＢ以下）をアドレスするための小規模実アドレス
（例えば、３１ビット）を、旧Ｓ／３７０プログラムに
対する上位互換性を維持しつつ、どのようにして、大規
模メモリ（２ＧＢ以上）をアドレスするための大規模実
アドレス（例えば、６４ビット）に変換することができ
るかについて開示し、特許請求している。それはまた、
小規模ＶＡに対するＤＡＴ及び／又はＡＲＴ処理を、小
規模ＶＡの変換として提供される大規模実アドレス（Ｌ
ＲＡ）の生成においてどのように使用することができる
かについて開示し、特許請求している。

【００３０】米国特許出願番号０７／７５４８１０は、
実メモリの２ＧＢ部分を規定する所定のエクステンダを
連結することによってＬＲＡを生成する。２ＧＢのメモ
リ境界は交差する（３１ビットのＢ及びＸ汎用レジスタ
値及び１２ビットの変位値を使用する従来の３２ビット
のアドレス生成加算器がその最高位ビット位置０にオー
バーフローし、それがエクステンダを１だけ増加させた
ときに）。これは、現在のプログラムを中断し、この増
加を実行するために制御プログラムを呼び出すためのオ
ーバーフロー・ビット内容を使用することによってなさ
れる。

【００３１】

【課題を解決するための手段】この発明は、固有モード
で稼働している計算機における仮想及び実アドレス空間
のサイズに限界を生じさせる問題を扱う。固有モードの
仮想アドレッシングは、二水準のＤＡＴを使用するゲス
ト／ホスト動作に匹敵する一水準のＤＡＴを使用する。
例えば、仮想アドレスは、現在の３１ビットの仮想アド
レッシング（ＥＳＡ／３９０及びＳ／３７０において最
大２ＧＢの仮想アドレス空間を提供するセグメント・テ
ーブル（ＳＴ）を使用する）との互換性を維持しつつ、
ＩＢＭのメイン・フレームに見い出される現在の３１ビ
ットのアドレスに匹敵する６３ビットに拡張することが
できる。現在のアクセス・レジスタ（ＡＲ）のアーキテ
クチャとの互換性は、この発明で得ることができる。

【００３２】仮想アドレッシングに対する現在の３１ビ
ットの制限は、３２ビットの演算回路（３１個のアドレ
ス・ビット及び符号ビット）とともに、Ｂ及びＸオペラ
ンド値に対して３２ビットのＧＰＲを使用することによ
って生じる。しかし、仮想アドレス（ＶＡ）自身が３１
ビット以上に拡張された後には、大規模仮想アドレス
（ＶＡ）がどのようにして大規模メモリにマップされる
べきかの問題が存在する。この発明によって解決される
のはこの後者の問題である。

【００３３】この発明は、現在のアクセス・レジスタ
（ＡＲ）のアーキテクチャを変更するものである。この
発明は、アクセス・レジスタ（ＡＲ）においてＡＬＥＴ
におけるＡＬＥＮに対する必要性を置換するアクセス・
リスト（ＡＬ）におけるエントリ（ＡＬＥ）を選択する
ための索引（ＡＬＥＮ）を生成する異なる方法を見い出
した。ＡＲ ＡＬＥＮは、３１ビットのＧＰＲよりも大
きいＢ、Ｘ、Ｄオペランドに対するアドレス演算によっ
て生成されたＬＶＡにおける高位フィールドによって置
換される。この高位フィールドは、この発明のＬＶＡ
ＡＬＥＮを含む。以前は、ＡＲ ＡＬＥＮは、ＡＲにお
ける使用のために、オペレーティング・システムによっ
て、ＡＬＥＴの一部として生成された。このプログラム
は、ＡＬＥＴにより表される２ＧＢに対するアドレス可
能度を有するために、ＡＲにＡＬＥＴを特別にロードし
なければならなかった。この発明によれば、ＬＶＡ Ａ
ＬＥＮはアドレス値の関数である（ＡＲ ＡＬＥＮと異
なって）。

【００３４】この発明においては、それぞれの大規模仮
想アドレス空間（ＬＶＡＳ）は、アクセス・リスト（Ａ
Ｌ）における一組の連続なＡＬＥによって表される。そ
れぞれのＡＬＥはＬＶＡＳにおける２ＧＢのアドレス空
間ユニットを表し、そのため、それぞれのＬＶＡＳは、
そのセグメント・テーブル及びページ・テーブルにおけ
るセグメント及びページを無効とすることによって２Ｇ
Ｂよりも小さい有効アドレス空間を表すことができるそ
の最後のＡＬＥを除いて、２ＧＢの整数倍である。ユー
ザはＡＬにおける任意の数の連続するＡＬＥから成るＬ
ＶＡＳを使用する。ＡＬにおける非使用のＡＬＥは無効
のマークが付けられ、あるいは、ＬＶＡＳに対するＡＬ
Ｅの数は他のテーブルにおける記述子によって定義され
る。プログラム（ユーザ）が使用可能な最大仮想アドレ
ス空間は２^N である。ここで、ＮはＬＶＡにおけるビッ
トの数である。

【００３５】この発明のいくつかの実施例においては、
ＬＶＡは、そのＡＬＥＮフィールドよりもさらに高位の
フィールドを含む。このさらに高位のフィールドは、こ
こでは、ユーザがアクセス可能なＡＬを指定するＡＤＥ
Ｎ（アクセス・ディレクトリ・エントリ番号）フィール
ドと呼ばれる。このＡＤＥＮフィールドは、システム・
メモリのどこでも指定される潜在的に多数のＡＬのうち
の一つを選択するために使用される。このＡＤＥＮは、
アクセス・ディレクトリ（ＡＤ）におけるアクセス・デ
ィレクトリ・エントリ（ＡＤＥ）に索引を付ける。それ
ぞれのＡＤＥの内容は、ＬＶＡＳ（大規模仮想アドレス
空間）の一部を表す連続する一組のＡＬＥを有するメモ
リにおけるそれぞれのＡＬを指定する。ＡＤＥは、ＬＶ
ＡＳのこの部分がそれぞれのＡＬにおける第１番目のＡ
ＬＥで始まる必要がないように、連続するＡＬＥ（ＡＬ
におけるＬＶＡＳの一部分から成る）の、指定されたＡ
Ｌにおける第１番目のＡＬＥに対するオフセット・フィ
ールドを含んでもよい。効率の考察は、ＬＶＡ ＡＬＥ
Ｎ及びＡＤＥＮフィールドに対する特別なビット長の選
択を支配する。ＡＬＥＮフィールドのサイズは、単一の
ＡＬにおいて許容されるＡＬＥの最大数を制御する。そ
して、ＡＤＥＮフィールドのサイズは、単一のＡＤにお
いて許容されるＡＤＥの最大数を制御する。一列のＡＤ
Ｅが単一の固有のＬＶＡＳを形成することを示すために
使用されるＡＤエントリにおいて定義されたフィールド
を有することが可能である（一つ以上のＬＶＡＳを規定
するＡＬにおいて異なるＬＶＡＳを区別するためのＡＬ
ＥＳＮフィールドの使用と同様に）。従って、ＡＤの定
義は、単一のＡＤにおいて一つ以上のＬＶＡＳを含むよ
うに拡張することができる。

【００３６】従って、ＡＬＥＮフィールドが小さければ
小さいほど、ＡＬ、従ってこのＡＬに含まれるＬＶＡＳ
の一部分において許容される２ＧＢのアドレス空間ユニ
ットの数は小さくなる。ＡＬＥＮフィールドのサイズの
減少は、ＡＤＥＮフィールドにおける対応する増加が単
一のＬＶＡＳを形成するＡＬの数を増加させることを可
能とする。

【００３７】この発明は任意の長さのＬＶＡ ＡＬＥＮ
フィールドを使用することができるが、ＬＶＡにおける
１６ビットのＬＶＡ ＡＬＥＮフィールドの使用は、１
６ビットのＬＶＡ ＡＬＥＮがＥＳＡ／３９０ ＡＲア
ーキテクチャにおける現在のアクセス・レジスタ変換
（ＡＲＴ）処理を使用することを可能とすることによっ
て、現在のＥＳＡ／３９０アクセス・レジスタ（ＡＲ）
アーキテクチャとの互換性を得ることを可能とする。Ａ
Ｒ変換（ＡＲＴ）処理は、アドレス（２ＧＢのアドレス
空間を表す）の低位３１ビットのＤＡＴ変換動作におけ
る使用のためのＬＶＡ ＡＬＥＮ値によって表されるセ
グメント・テーブル（ＳＴ）にアクセスする。この特別
な場合においては、ＬＶＡ長は１６＋３１＝４７ビット
である。４７ビットのＬＶＡは、２⁴⁷バイトまでのＬＶ
ＡＳにおける任意のバイトを指定することができ、この
ＬＶＡＳは現在の２ＧＢのアドレス空間の６５５３５倍
までのサイズを有する。６３ビットのＬＶＡは、２⁶³バ
イトまでのＬＶＡＳにおける任意のバイトを指定するこ
とができ、このＬＶＡＳは現在の２ＧＢのアドレス空間
の４２９４９６７２９６倍までのサイズを有する。

【００３８】従って、この発明は、２³¹バイトを越え、
６３ビットの仮想アドレスを使用するときには例えば最
大２⁶³バイトを有する非常に大規模な単一のアドレス空
間のどの場所のデータにもアクセスすることを可能とす
るための大規模実アドレス（ＬＲＡ）及び大規模仮想ア
ドレス（ＬＶＡ）を含む非常に大規模なサイズの論理ア
ドレスを実行するプログラムがサポートするように、コ
ンピュータを構築し、プログラムすることを可能とす
る。また、この発明は、任意のコンピュータ・プログラ
ムが、そのプログラムに許容された最大２⁶³バイトの空
間よりも小さい、多数の別のより小さい仮想アドレス空
間ＬＶＡＳを使用することを可能とするが、この発明
は、ＬＶＡＳのそれぞれが以前の最大値２ＧＢよりもず
っと大きいサイズを有することを可能とする。そして、
それぞれのＬＶＡＳは、現在のＩＢＭＥＳＡ／３９０及
びＳ／３７０アーキテクチャで構築されたコンピュータ
によって使用される従来のＤＡＴ（動的アドレス変換）
処理の動的ページングを使用することによってコンピュ
ータの実メモリにおいて動的に割り当てられたその４キ
ロバイトのページを有する。従って、この発明の一つの
目的は、プログラムが使用可能なアドレス空間を大幅に
拡張しつつ、従来の小規模仮想アドレス（例えば、大型
ＩＢＭメイン・フレームにおいて現在使用されている３
１ビットの仮想アドレス）によって使用されるＤＡＴと
の互換性をＬＶＡが維持することを可能とすることにあ
る。

【００３９】この発明においては、「小規模アドレス」
は、２³¹バイトまたはそれ以下（例えば、２²⁴バイト）
のアドレス空間をサポートするＩＢＭメイン・フレーム
において現在使用されている３１ビットのアドレス長で
ある。この発明では、大規模アドレスを、３１ビット以
上、従って２³¹バイト以上のアドレス空間をサポートす
ることが可能なものと定義する。

【００４０】現在の３１ビットの小規模アドレスの特徴
は、その２³¹−１の限界を越えて増加したときにアドレ
ス０に戻されることである。例えば、もしそれが１だけ
増加されるならば、それはアドレス位置０に戻される。
しかし、大規模アドレスが（２³¹−１）の値を有し、１
だけ増加されるときには、それは単にその次の値２³¹ に
進むだけであり、その場合、大規模アドレスは０に戻さ
れず、さらなる増加とともに増加し続ける。

【００４１】この発明は、大規模仮想アドレス（ＬＶ
Ａ）における高位フィールドをアクセス・レジスタ（Ａ
Ｒ）ＡＬＥＮ（ＡＲのＡＬＥＴにおける）のように取り
扱うことができることを見いだした。この高位フィール
ドが１６ビットを含むように定義される特別な場合にお
いては、ＬＶＡ ＡＬＥＮは、たとえこのＬＶＡ ＡＬ
ＥＮがＡＲ ＡＬＥＮとは異なる方法で導出されたとし
ても、現在のＥＳＡ／３９０アクセス・レジスタ変換
（ＡＲＴ）処理によって取り扱うことができる。

【００４２】この発明は、プログラムが使用可能なアド
レス空間をユーザが取り扱う方法を変更する。以前は、
ユーザは、必要とされる２ＧＢのアドレス空間ポインタ
を表示する特定のＡＬＥＴをＡＲに明示的にロードして
いた。この発明によって、ユーザはもはやアドレス空間
の存在に注意する必要がなくなり、従ってもはやＡＬＥ
Ｔを明示的に取り扱う必要もなくなる。その代わり、ユ
ーザは、単一の２ＧＢのアドレス空間のアクセッシング
におけるように、ユーザが以前にＡＲ ＡＬＥＴ操作に
無関心にプログラム・オペランドをアドレスしたと同一
の方法でプログラムにおけるオペランドを単にアドレス
するだけである。なぜならば、これらの大規模仮想アド
レスは、ユーザの関心と無関係に、さらにはユーザが意
識することなく、この発明によって自動的に取り扱うこ
とができるからである。

【００４３】従って、ＬＶＡ ＡＬＥＮフィールド（Ｌ
ＶＡ ＡＤＥＮフィールドを有する場合がある）は、コ
ンピュータのハードウェア及びソフトウェアが、ユーザ
の関心とは無関係に、取り扱う通常のオペランド仕様の
一部としてアドレス空間アクセッシングを自動的に取り
扱うことを可能とする。システム制御プログラム・ソフ
トウェア（ＯＳ）は、ユーザ・プログラムによる大規模
ＬＶＡ使用の用意に、ＡＬにおける（及び任意のＡＤに
おける）エントリをセットアップする必要があり、これ
もまたユーザが意識することなく自動的になされる。

【００４４】オペランド仕様がコンピュータで計算され
ているとき、ＬＶＡはユーザが意識することなく自動的
に生成され、ＡＬにおける必要とされるＡＬＥを選択す
るためのＬＶＡからＬＶＡ ＡＬＥＮ値が自動的に得ら
れる。ＯＳは以前には、ＬＶＡ ＡＬＥＮ値にそれぞれ
対応するＳＴＤを含む対応するＡＳＴＥに対するポイン
タで対応するＡＬＥを満たしていた。すなわち、このＯ
Ｓの用意は、ＬＶＡの使用が開始する前になされる。Ｌ
ＶＡ ＡＬＥＮがＡＲＴタイプの処理を直接受け取るの
は、このＯＳの用意のためである。ＯＳの用意の処理
は、ＥＳＡ／３９０のＡＲ指定された２ＧＢのアドレス
空間アドレッシングを可能とするために使用された。Ｌ
ＶＡＳの場合には、異なるＡＳＴＥを指す一つ以上のＡ
ＬＥが初期化され、複数の２ＧＢの空間から成るＬＶＡ
Ｓを提供する。これは、２³¹バイト以上の論理対象に対
するプログラムのアドレス可能度を提供する。

【００４５】より詳細には、この発明は、大規模仮想ア
ドレス（ＬＶＡ）を少なくとも二つのフィールドに分割
する。すなわち、低位フィールド（従来のＤＡＴによっ
て処理される）と、この低位フィールドの後のビットか
ら左に算術的に始まる高位フィールドである。ＬＶＡは
３１ビットよりも大きな任意のサイズでよいため、その
低位フィールドはＬＶＡの低位３１ビットであり、その
高位フィールドは低位フィールドの直ぐ左のビット位置
で終わる。以下においては、この低位フィールドをＬＶ
ＡにおけるＤＡＴフィールドと呼ぶ。

【００４６】高位フィールドはさらに少なくとも二つの
フィールドに分割される。すなわち、低位ＬＶＡ ＡＬ
ＥＮフィールドと、高位ＡＤＥＮフィールドである。Ｌ
ＶＡＡＬＥＮフィールドは常にＬＶＡのために使用され
るが、ＬＶＡ ＡＤＥＮ（アクセス・ディレクトリ・エ
ントリ番号）フィールドはこの発明の種々の実施例にお
いて使用されることもあり、使用されないこともある。
ＡＤＥは、対応するＡＬを指定するためのＡＬＯアドレ
ス・フィールドや、ＬＶＡＳを表す第１番目の（最小の
索引）ＡＬＥに対するオフセット・フィールドや、その
ＬＶＡＳから成る連続なＡＬＥの数を指定するＬＶＡＳ
長フィールドのような、一つ以上のフィールドを含む。

【００４７】それぞれのＡＬＥ（ＬＶＡＳを表すＡＬＥ
の組における）は、２ＧＢの仮想メモリの境界上のＬＶ
ＡＳの２ＧＢ部分を表す。ＬＶＡ ＡＬＥＮ値は、ＬＶ
Ａ値によって必要とされるＡＬＥにアクセスする。アク
セスされたＡＬＥの内容は、それぞれのＬＶＡを変換す
るために必要なＳＴを指定するために必要とされるＳＴ
Ｄを含むＡＳＴＥエントリを指す。次に、ＬＶＡを実ア
ドレス（ＬＶＡ値によってアドレスされているメモリに
おけるバイト位置をアクセスするために使用される）に
変換するためにＬＶＡの低位３１ビット部分でＤＡＴが
実行される（ＳＴＤを介してアクセスされるＳＴ及び適
当なＳＴＥを介してアクセスされるＰＴ）を使用し
て）。

【００４８】どのＬＶＡＳも、ＬＶＡＳのために使用さ
れていない全てのＡＤＥ、ＡＬＥ、ＳＴＥ及びＰＴＥが
無効であることを示すシステムのＯＳによって、その２
⁶³バイトの最大値よりも小さくすることができる。

【００４９】それぞれのＬＶＡＳには、不適切なアクセ
スからそれを保護するために、順序番号（ＳＮ）が伴わ
れる。これを行うために、ＬＶＡオペランドのＢ−ＧＰ
Ｒにおける基底アドレスを伴うＡＲにＳＮを含むことに
よって、及び、そのＬＶＡＳを表すそれぞれのＡＬＥに
おけるＡＬＥＳＮフィールドに同一の値を記憶すること
によって、それぞれのＬＶＡＳを形成する全てのＡＬＥ
にただ一つのＳＮが伴われ、その結果、ＬＶＡＳにおけ
るＬＶＡに対してアクセスが許可される前にＳＮの一致
が必要とされる。これは、ＬＶＡに対するアクセス処理
を終了させる不等比較を生じさせることによって、もし
ユーザ・プログラムがＬＶＡＳの外側の位置を指定する
ＬＶＡを指定するならば起こるかも知れない、ＬＶＡＳ
を表さないＡＬＥを使用することができることから、プ
ログラムを防止するであろう。

【００５０】この発明は、単一のＬＶＡＳの全てのＡＬ
Ｅに対するアクセスを許可するために、同一のＬＶＡＳ
の全てのＡＬＥにおいて同一のＳＮを提供する。もしＳ
Ｎが一致しなければ、アドレスされたＡＳＴＥにおける
ＳＴＤに対するアクセスは禁止される。ＡＬＥＳＮに加
えて、それぞれのＡＬＥは、異なる２ＧＢの仮想領域に
対するＡＳＴＥ再割り当ての場合にシステムを保護する
ＡＳＴＥ順序番号（ＡＳＴＥＳＮ）も含む。２ＧＢの仮
想領域のＳＴＤを得るためのＡＬＥによるＡＳＴＥに対
するアクセスは、ＡＬＥにおけるＡＳＴＥＳＮフィール
ドがＡＳＴＥのＡＳＴＥＳＮと一致することを必要とす
る。

【００５１】ＡＳＴＥの中央システム・テーブルは、そ
れぞれのＡＳＴＥがそれぞれのＳＴＤを含むシステムに
よって認識される全てのＳＴＤを含むように提供され
る。他の順序番号（ＡＳＴＥＳＮ）はそれぞれのＡＬＥ
及びその対応するＡＳＴＥにも入れられ、それらはＬＶ
Ａに対してアクセスが許可される前に一致しなければな
らない。これは、再割り当てされたＡＳＴＥにおけるＳ
ＴＤをＬＶＡが使用することできることを防止する。こ
のようにして、そのアドレスされたＡＳＴＥが異なるＳ
ＴＤに再割り当てされたとき（または無効とされたと
き）にＡＬＥにアクセスすることを許可されたＬＶＡに
対してアクセス権限が取り戻される。

【００５２】他の実施例は、６４ビットの汎用レジスタ
の高位部分を、別々のモードとしてＬＶＡモード及びア
クセス・レジスタ・モードの両方を提供する処理装置に
おけるアクセス・レジスタとして取り扱うことができ
る。

【００５３】同時に出願されたバウム（Baum）らの米国
特許出願番号０７／７５４８１０は、３１ビットよりも
大きい（例えば、最高６３ビット）拡張された実アドレ
ッシングを開示し、特許請求している。この発明による
ＬＶＡのアドレス変換により生じる実アドレス（すなわ
ち、変換アドレス）は、米国特許出願番号０７／７５４
８１０の発明を使用することによって、大規模実アドレ
ス（ＬＲＡ）として提供される。

【００５４】この発明は、米国特許出願番号０７／７５
４８１０に見い出されるものとは別の実（絶対）アドレ
ス生成を提供し、これは、ＤＡＴがオフのときに、もし
ＤＡＴがオンならばＬＶＡであるＢ、Ｘ、Ｄ加算器出力
を使用する。この論理アドレスの高位部分は、大規模実
アドレスを形成するために３１ビットの低位部分の左に
連結される。これによって、この発明は、ＤＡＴがオフ
のときに、米国特許出願番号０７／７５４８１０におい
て使用されるものと異なる処理によって大規模実アドレ
スをも形成するためにアドレス生成回路（ＤＡＴがオン
のときにＬＶＡを形成する）を使用する手段を提供す
る。

【００５５】

【実施例】

論理アドレス生成

【００５６】図１の実施例の動作は、システムの主記憶
装置（主メモリ）のデータに対する論理アドレスを生成
するためにＩＢＭ Ｓ／３７０、ＸＡ／３７０、ＥＳＡ
／３７０及びＥＳＡ／３９０コンピュータ・アーキテク
チャにおいて広く使用されているＢ、Ｘ、Ｄ形式で表さ
れる命令オペランドで開始する。これらのアドレッシン
グ構成要素は、１６個の使用可能な汎用レジスタから選
択された指定された基底レジスタ２２を表すＢ、１６個
の使用可能な汎用レジスタの指定された索引レジスタ２
３を表すＸ、及び、４ＫＢのページにおける変位を表す
Ｄを含む。これらのアドレス構成要素は、（Ｂ）及び
（Ｘ）がそれぞれレジスタＢ及びＸの内容である関数
（Ｂ）＋（Ｘ）＋Ｄを実行する加算器２６に供給される
ことによって論理アドレスを生成するために使用され
る。

【００５７】ここで使用される「仮想アドレス」という
用語は、ＤＡＴのオン状態がＣＰＵのＰＳＷ（プログラ
ム状況ワード）３６に存在するときに任意のＣＰＵの
「論理アドレス」を含む。そして、任意の「論理アドレ
ス」は、ＤＡＴのオフ状態がＣＰＵに存在するときには
実アドレスである。ＰＳＷ（またはシステム制御レジス
タ）は、生成された論理アドレスのサイズを示すモード
・フィールドを有する。

【００５８】ＰＳＷ ＤＡＴビットのオフ状態は、ＡＮ
Ｄゲート３７が、加算器２６における大規模アドレスを
大規模実アドレス・レジスタ３４に直接ゲートすること
を可能とする（そしてＡＮＤゲート３８を使用不能とす
る）。この実アドレスは次に、システムの主メモリにお
いてアクセスされる。

【００５９】もしＰＳＷ ＤＡＴビットに対してオン状
態が存在するならば、ＡＮＤゲート３８は加算器２６の
出力（６４ビットの大規模論理アドレス）を６４ビット
の仮想アドレス生成レジスタ２７に転送する。

【００６０】 大規模仮想アドレス（ＬＶＡ）の生成−図１

【００６１】レジスタ２７における大規模仮想アドレス
（ＬＶＡ）は、ＡＤＥＮとＡＬＥＮと３１ビットのＤＡ
Ｔ ＶＡとの少なくとも三つのフィールドに分割され
る。ＤＡＴ ＶＡフィールドは、６３ビットの仮想アド
レスのビット位置３３〜６３を占める最低位部分にあ
る。最高位ビット位置０は、６３ビットのアドレスが正
か負かを示すための符号ビット位置であり、従来の３１
ビットのＩＢＭ Ｓ／３７０アーキテクチャにおけるビ
ット０と同一の目的を有する。符号ビットは限られた数
の命令において使用される。高位ビット位置０〜３３
は、この発明によって提供される二つのフィールドＡＤ
ＥＮ及びＡＬＥＮを含む。ＡＤＥＮとＡＬＥＮとの間の
境界は任意であり、後述の理由により制御される。フィ
ールドＡＤＥＮ、ＡＬＥＮ及びＤＡＴ ＶＡは６３ビッ
トのアドレスにおいて互いに連続している。ＤＡＴ Ｖ
Ａフィールドは、現在使用されている３１ビットのＶＡ
と互換性を持たせて、３１ビットの仮想アドレッシング
での使用に対して設計された現在のハードウェア及びマ
イクロコードがこの発明のＬＶＡで使用されることを可
能とするために、最低位の３１ビットに選ばれる。

【００６２】上述のＢ、Ｘ、Ｄアドレス生成はデータに
アクセスするために使用されるが、実行命令にアクセス
するためには使用されない。命令は、ＣＰＵのＰＳＷ３
６に含まれる命令アドレスを使用してアクセスされる。
命令アドレスは、それぞれの次の命令をアドレスするた
めに増加される。この発明は、命令のＰＳＷが従来の３
１ビットの命令アドレスまたは新規な６３ビットの命令
アドレスのいずれかを含むときにオペランド・データに
アクセスするための新規な６３ビットの仮想アドレスの
使用を可能とする。６３ビットの命令アドレスは、ここ
で開示される新規な変換手段を使用して６３ビットのオ
ペランド・アドレスと同一の方法で変換される。

【００６３】図１において、Ｂ、Ｘ、Ｄオペランドから
生成された６３ビットの仮想アドレスと、ＰＳＷから供
給される３１ビットまたは６３ビットの命令アドレスと
の両方がアドレス変換のためにレジスタ２７に入力され
る（右アラインメントで）。

【００６４】大規模仮想アドレス変換手段−図１

【００６５】ＬＶＡのアドレス変換は、ＬＶＡ変換機構
（ＬＶＡＴ）３０及び動的アドレス変換機構（ＤＡＴ）
３３を使用して行われる。ＤＡＴ手段３３は、現在のＩ
ＢＭＥＳＡ／３９０システムにおいて使用されている従
来型ハードウェア／マイクロコードＤＡＴ手段である。

【００６６】ＤＡＴ手段３３は、従来のＶＡ（例えば、
２４または３１ビット）及びＬＶＡ（例えば、６３ビッ
ト）の両変換と互換性がある。相違点は、従来のＶＡで
はＤＡＴ３３が全変換を行うが、ＬＶＡではＤＡＴ３３
はその最低位部分（例えば、最低位の３１ビット）に対
して変換を行うだけであることである。この発明は、そ
れぞれのＬＶＡの高位部分を変換するためのＬＶＡＴ３
０を提供する。この発明は、ＬＶＡＴ３０だけでなく、
ＬＶＡＴ３０及びＤＡＴ３３の組み合わせを包含する。

【００６７】従って、ＬＶＡＴ及びＤＡＴ処理は、ＬＶ
Ａを、システム・メモリ内の任意のページ・フレームに
おけるバイト位置を表す実アドレス（ＲＡ）に変換す
る。理論的には、３１ビットのＲＡのような任意のサイ
ズのＲＡがこの発明に使用される。すなわち、６３ビッ
トのＬＶＡは、この発明によって、３１ビットのＲＡ、
２４ビットのＲＡまたはシステム・メモリにおけるバイ
ト位置を指定することが可能な任意の他のサイズのＲＡ
に変換することができる。しかし、実用的には、６３ビ
ットのＬＶＡは非常に大きく、実メモリにおける非常に
多数のページ・フレームのタイムリーな使用を含むの
で、３１ビットのＲＡは、システムの性能に影響を与え
ることなく６３ビットのＬＶＡの効率的な使用をサポー
トするためにメモリにおいて十分な実ページ・フレーム
を提供することはできない。このため、好ましい実施例
は、ここでは、６３ビットのＬＶＡに対する変換された
アドレスとして、６３ビットの実アドレスの使用を仮定
する。しかし、任意のサイズの実アドレスをこの発明に
使用することができ、選ばれたサイズは、異なった変化
するサイズのＬＶＡの使用を制限しない経済的な選択の
問題であることが理解されるべきである。

【００６８】この実施例において、６３ビットの実アド
レスは、システム・メモリが、従来のメモリに対する最
大２³¹バイトのサイズよりも非常に大きい最高２⁶³バイ
トのサイズを有することを可能とする。

【００６９】この好ましい実施例は、実記憶が２ＧＢの
サイズを越える場合の統合オプションとして、より大き
なサイズ、例えば６３ビットへの拡張によってそのＬＶ
Ａを３１ビットの実アドレス（ＲＡ）に変換するように
構成されている。３１ビットのＲＡへの変換は、３１ビ
ットのＲＡを提供し、多数の市販のＳ／３７０システム
に現在プログラムされている従来の３１ビットのアドレ
ス変換テーブル（セグメント・テーブル及びページ・テ
ーブル）との互換性を許容する。これらの３１ビットの
テーブルはＤＡＴ３３の一部分である。それらにより生
じる３１ビットのＲＡは、この発明と同一の出願人によ
る米国特許出願番号０７／７５４８１０に記載され、特
許請求されている発明の使用によって、より大きな、例
えば６３ビットのＲＡに変換される。６３ビットのＲＡ
３４への変換は、３２ビットのエクステンダをそれぞれ
の３１ビットのＲＡの高位端に連結することによって達
成される。

【００７０】もちろん、セグメント及びページ・テーブ
ルは任意のサイズの実アドレスを使用することができる
ように構成することができ、３１ビットの選択は、以前
のハードウェア及びソフトウェア・システムとの互換性
を考慮した経済的評価の問題である。

【００７１】ＬＶＡＴ／ＤＡＴ処理で得られる結果とし
て生じる６３ビットのＲＡは、従来のシステムにおいて
使用された３１ビットのＲＡの表示の代わりに大規模６
３ビットのＲＡの表示に適合するためにより多くのビッ
ト位置が必要であることを除いて、現在の市販のＩＢＭ
ＥＳＡ／３９０に基づくシステムにおいて使用されて
いる従来のタイプの変換ルックアサイド・バッファ（Ｔ
ＬＢ）に好適に記憶される。

【００７２】 図２における大規模仮想アドレス空間（ＬＶＡＳ）制御

【００７３】図２は、６４ビットのアドレス生成レジス
タ２７に６３ビットのＬＶＡを入れて開始するＬＶＡＴ
処理を表す。アドレス生成レジスタ２７におけるＬＶＡ
は、フィールド０、ＡＤＥＮ、ＡＬＥＮ及びＤＡＴ／Ｖ
Ａに分割される。ＡＤＥＮ、ＡＬＥＮ及びＤＡＴ／ＶＡ
フィールドの内容は、それぞれの大規模アドレス変換を
実行するためにＬＶＡＴ３０及びＤＡＴ３３に入力され
るアドレス構成要素を提供する。０フィールドはアドレ
ス変換処理においては使用されない。

【００７４】ＬＶＡＴ処理は、それぞれのＬＶＡＳを規
定するためにアクセス・ディレクトリ（ＡＤ）４３を使
用する。ＡＤ４３は、システム・メモリにおいて、制御
レジスタ（ＣＲ）４１に記憶された実アドレス（ＡＤ起
点、ＡＤＯ）によって指定される。異なるＬＶＡＳがア
クセスされるときには、異なるＡＤＯがＣＲにロードさ
れる。従って、複数のＬＶＡＳを規定するためには複数
のＡＤが使用されるが、図２における時刻においてはた
だ一つのＡＤがアクセスされる。

【００７５】それぞれのＡＤは、一つまたはそれ以上の
ＡＤエントリ（ＡＤＥ）ＡＤＥ−１〜ＡＤＥ−ｋから成
り、そのそれぞれはＡＬ−１〜ＡＬ−ｋのうちの任意の
一つのメモリにおいて指定するためのＡＬＯ実アドレス
を含む。従って、それぞれの有効なＡＤＥはそれぞれの
ＡＬを規定し、それによってアクセス・リスト（組ＡＬ
−１〜ＡＬ−ｋからの）がアクセスされる。レジスタ２
７に現在あるＬＶＡにおけるＡＤＥＮ値は、特別なＡＤ
Ｅ−ｊ及びそれに関連するＡＬ−ｊを選択するためのＡ
Ｄの索引として使用される。

【００７６】ＡＤＥの内容は、図２における拡大図に、
以下のフィールドを含むものとして示されている。これ
らのフィールドは、有効（Ｖ）フィールド、ＡＬＯ（ア
クセス・リスト起点）フィールド、ＬＶＡＳ−ＣＯ（Ｌ
ＶＡＳ累積オフセット）フィールド、ＬＡＳＴ−ＡＬ
（最後のＡＬ）フィールド及びＮＵＭ−ＡＬＥ（ＡＬＥ
の番号）フィールドである。

【００７７】有効（Ｖ）フィールドは、ＡＤにおけるど
のエントリがＬＶＡＳの部分ではないかを示すためにＡ
ＤＥの内容が有効か否かを示すビットを含む。ＡＬＯ
（アクセス・リスト起点）は、ＡＤＥによって表される
ＡＬの先頭の実アドレスである。累積オフセット・フィ
ールド（ＬＶＡＳ−ＣＯ）は、このＡＤＥ及び全ての先
行するＡＤＥに対するＬＶＡＳの一部分として累積的に
使用されないＡＬＥの全数である。

【００７８】このＡＬの組は、ＬＶＡＳにおける全ての
ＡＬＥを含む、ある所定の数のＡＬＥを有する。しか
し、オフセットが使用されるときには、ＬＶＡＳにはこ
の組における全てのＡＬＥよりも少ない数のＡＬＥが含
まれる。それは、それぞれのＡＬにおけるオフセットＡ
ＬＥはＬＶＡＳには含まれないからである（オフセット
内のＡＬはＬＶＡＳと無関係の使用に対して保存され
る）。

【００７９】この組のそれぞれのＡＬにおいてＬＶＡＳ
によって使用されるＡＬＥの数は、ＡＬＥＮフィールド
の最大値（ＡＬＥＮフィールドのビット数によって決定
される）及びその特別なＡＬの個々のオフセットによっ
て決定される。ＬＶＡＳにおけるＡＬＥの全数は、連結
されたＡＤＥＮ及びＡＬＥＮフィールドの値（図２にお
けるＥＬＧ４４に３２ビットの値を供給する）によって
決定される。

【００８０】従って、ＬＶＡＳは、ＡＬにおけるオフセ
ットで始まるＮＵＭ−ＡＬＥフィールドにおけるＡＬＥ
の数だけを使用するＬＶＡＳの最後のＡＬを除いて、オ
フセットとＡＬの端との間のそのＡＬに位置するそれら
のＡＬＥだけを使用する。

【００８１】オフセットの使用は、ＬＶＡＳを表すため
に必要とされるＡＬＥの全数に影響を与えない。ＬＶＡ
ＳのそれぞれのＡＬＥは、ＬＶＡＳにおけるＡＬＥの列
においてＬＶＡＳにおける他の２ＧＢのアドレス空間を
表す。しかし、関連するＡＤＥにおける非ゼロのＡＬオ
フセット・フィールドは、ＬＶＡＳによる使用のための
そのＡＬにおいて使用可能なＡＬＥの数を減少させる。
ＬＶＡＳにおける仮想アドレスの正確な順序を維持する
ために使用されるＡＬＥの列は、ＡＬ（組の最後のＡＬ
以外のもの）の最後のＡＬＥの後に続くＡＬＥが組の次
のＡＬにおけるオフセット位置に位置するＡＬＥ（これ
は組の次のＡＬにおけるＬＶＡＳの第１番目のＡＬＥで
ある）であることを必要とする。この「次のＡＬ」は、
次の連続するＡＤＥ（ＬＶＡＳを規定するＡＤにおける
現在のものの後に続くもの）において指定される。

【００８２】ＡＤにおけるＡＤＥの数も、この組におい
て必要とされるＡＬの数と適合するように増加させても
よい。それぞれの有効ＡＤＥにおけるＬＶＡＳ−ＣＯ
（ＬＶＡＳ累積オフセット）フィールドは、関連するＡ
Ｌ及びＬＶＡＳを規定する全ての先行するＡＬにおける
全てのオフセットの合計である値に初期化される。ＬＶ
ＡＳ−ＣＯは、関連するＡＬのオフセットにおけるＡＬ
Ｅの数を、直前のＡＤＥにおけるＬＶＡＳ−ＣＯフィー
ルドにおける値に加えることによって計算される。

【００８３】ＬＶＡＳに対するＡＬによる有効なＡＬＥ
の減少に適合するためのこのＡＬによるＡＬＥの減少及
びＡＤＥ（及びＡＬ）の数の可能な増加は、正しいＡＤ
Ｅ（正しいＡＬを指定するための）を指定する際及び正
しいＡＬにおける正しいＡＬＥを指定する際に、複雑さ
を生じる。

【００８４】正しいＡＬＥの指定を得るために、ＬＶＡ
におけるＡＤＥＮ及びＡＬＥＮフィールドの値に対する
調整が必要とされる。この調整は、正しいＡＬＥを指定
するために現在のＬＶＡ２７のＡＤＥＮ及びＡＬＥＮフ
ィールドを修正するために「有効ＬＶＡ」が生成される
図２において行われる。ＡＤＥＮ及びＡＬＥＮフィール
ドに対するこの調整を行うために、図２において「有効
ＬＶＡジェネレータ」（ＥＬＧ４４）が提供される。

【００８５】正しいＡＬＥを見つける動作はまず、その
ＬＶＡＳ−ＣＯフィールドをＥＬＧ４４に出力する試行
ＡＤＥを指定するためにＬＶＡ２７におけるＡＤＥＮを
使用することである。ＥＬＧ４４は、このＬＶＡＳ−Ｃ
Ｏの値を元のＬＶＡ２７の高位３２ビット（これはＬＶ
Ａ２７におけるＡＤＥＮ及びＡＬＥＮの連結である）に
加える。ＬＶＡ２７におけるＡＤＥＮと有効ＬＶＡ４７
におけるＡＤＥＮとの間の比較が行われる。もしそれら
が等しければ、これは正しいＡＤＥである。もし不等条
件が生じれば、次に続くＡＤＥがアドレスされ、そのＬ
ＶＡＳ−ＣＯ値がアクセスされ、ＥＬＧ４４に供給され
る。それはＬＶＡ２７の元の高位３２ビットに加えられ
る。もしその有効ＬＶＡ４７において結果として生じる
ＡＤＥＮが最後の有効ＬＶＡ４７におけるＡＤＥＮと等
しければ、正しいＡＤＥが現在アドレスされている。も
し不等条件が再び生じたならば、等価条件を生じるＬＶ
ＡＳ−ＣＯを有するＡＤＥがアクセスされるまでこの処
理が繰り返される。次に、最後のＡＤＥ（現在、有効Ｌ
ＶＡ４７にある）は正しいＡＬを選択するための正しい
ＡＤＥである。そして、最後のＡＬＥＮ（現在、有効Ｌ
ＶＡ４７にある）は、アドレスされたＡＬにおける正し
いＡＬＥを選択するための正しいＡＬＥＮである。

【００８６】 ＬＶＡＳ−ＣＯフィールドにより保存されるＡＬＥ

【００８７】それぞれのＡＤＥにおけるＬＶＡＳ−ＣＯ
フィールドの使用は、この発明のＬＶＡ変換の目的と異
なる目的のための使用のために、それぞれのＡＬ（低い
番号が付けられたＡＬＥを含む）の最上部に一組のＡＬ
Ｅを保存することができる。例えば、現在のＥＳＡ／３
９０アクセス・レジスタ・アーキテクチャは、特殊動作
のために、それぞれのＡＬにおける最初の二つのＡＬＥ
を使用する。ＬＶＡＳ−ＣＯフィールドは、それぞれの
ＡＬにおける最初のＸ個のＡＬＥが任意のＬＶＡＳの定
義において使用されるのを防止することによって従来の
使用に対する予約境界以下のＡＬＥの使用を可能としつ
つ、それを予約境界以上のＡＬＥに制限することによっ
てこの発明の使用における互換性を維持することができ
る。

【００８８】図２におけるＬＶＡ変換処理

【００８９】実行するプログラムにＬＶＡを含むＬＶＡ
Ｓを定義するＡＤを指定するため、任意のＬＶＡの変換
を必要とする任意のプログラムの実行開始前に、ＣＲ４
１においてＡＤＯが初期化される。

【００９０】プログラムの実行中にそれぞれのＢ、Ｘ、
ＤまたはＢ、Ｄオペランドの大規模仮想アドレス（また
は命令の大規模仮想アドレス）が提供されるとき、その
ＬＶＡはレジスタ２７に入れられる。

【００９１】レジスタ２７におけるＡＤＥＮフィールド
は、レジスタ２７におけるＬＶＡの変換において必要と
されるＡＤＥのアドレスを得るために、ＣＲ４１におけ
るＡＤＯの値に加えられる。このＡＤＥはメモリにおい
てアクセスされる。

【００９２】ＡＤＥにおけるＶビットが検査される。も
しそれがＡＤＥが有効であることを示すならば、このＡ
ＤＥ及びその後のＡＤＥにおけるＬＶＡＳ−ＣＯは、正
しいＡＤＥを得るために、上述の方法によって使用され
る。このＡＤＥにおけるＡＤＯは、レジスタ２７におけ
るＬＶＡの変換のために必要とされるＡＬ−ｊにおける
正しいＡＬＥをアクセスするために使用される。

【００９３】正しいＡＬＥのＡＳＴＥＯの内容は、ＬＶ
Ａ変換のために必要とされるＳＴＤを含むＡＳＴＥにア
クセスするために使用される。

【００９４】次に、ＬＶＡの最低位の３１ビット部分
（そのＤＡＴ ＶＡ部分を提供する）を使用する従来の
ＤＡＴ変換処理３３においてＳＴＤが使用される。この
従来のＤＡＴ変換処理３３においては、ＤＡＴ ＶＡか
ら従来のセグメント・テーブル索引（ＳＸ）及びページ
・テーブル索引（ＰＸ）が得られ、変換のために必要と
されるＳＴＥ及びＰＴＥにアクセスするために使用され
る。アクセスされたＰＴＥは、ページ・フレーム実アド
レス（ＰＦＲＡ）を含み、これは変換処理により必要と
される実メモリにおけるページ・フレームを指定する。

【００９５】次に、ＤＡＴ ＶＡの３１ビット部分にお
ける最低位の１２ビットは、３１ビットの実アドレッシ
ングを使用するレジスタ２７におけるＬＶＡの変換を表
す実メモリにおけるバイトをアドレスするために、その
ページ・フレームにおける索引として使用される。

【００９６】もしメモリが３１ビットよりも大きい実ア
ドレスを使用するならば、３１ビットのＰＦＲＡは、米
国特許出願番号０７／７５４８１０において開示され、
特許請求されている手段によって拡張される。

【００９７】ＡＬＥＮ及びＡＤＥＮフィールドのオーバ
ーフロー特性（図２）

【００９８】ＬＶＡＳ（大規模仮想アドレス空間）での
仮想アドレスの増加または減少は、ＤＡＴ ＶＡフィー
ルドが全て１の値（その最高の値）に達し、さらに増加
されるとき、あるいは、全て０の値（その最低の値）に
達し、さらに減少されるときに、そのＤＡＴ ＶＡフィ
ールドを最終的に２ＧＢの境界と交差させる。ＤＡＴＶ
Ａフィールドによる２ＧＢの境界の交差は、ＡＬＥＮフ
ィールドに対するそのオーバーフロー（＋１）またはア
ンダーフロー（−１）によって示される。それぞれの変
化は、ＡＬＥＮに、ＡＬにおける他のＡＬＥを選択させ
る。

【００９９】大規模仮想アドレスの３１ビット部分より
も大きなビット部分の自動生成が得られるのは、このオ
ーバーフロー／アンダーフロー特性である。これは、制
御プログラムによって生成され、そのＤＡＴ ＶＡの３
１ビットのアドレスが２ＧＢの境界に達したときに変化
することができないアクセス・レジスタ（ＡＲ）のため
に使用されるＡＬＥＴのＡＬＥＮフィールドの特性では
ない。すなわち、この発明は、大規模アドレッシングの
アプリケーション・プログラムの使用の結果として、Ａ
ＤＥＮ及びＡＬＥＮの値を、アプリケーション・プログ
ラムの部分で何ら意識的な努力をすることなく、また、
システム制御プログラムの部分で何らＡＬＥＮ及びＡＤ
ＥＮ生成を行うことなく、自動的に調節する。その代わ
りに、ＡＬＥＮ及びＡＤＥＮは、ＬＶＡの整数部分であ
り、仮想アドレス計算に関与する。

【０１００】従って、ＡＤＥＮ及びＡＬＥＮ構成要素
は、アプリケーション（問題状態）・プログラム内で指
定されたＬＶＡの部分として自動的に生成される。それ
らは、システム制御プログラムによって生成または管理
されない。制御プログラムは、ＡＤＥＮ及びＡＬＥＮに
よる使用のためにＡＤ及びＡＬテーブルを設定するだけ
であり、これはＡＤＥＮ及び／又はＡＬＥＮが自動的に
生成されるか制御プログラムによって生成されるかにか
かわらず必要とされる。

【０１０１】従来の技術におけるアクセス・レジスタ
（ＡＲ）が使用されるとき、ＡＬＥＴにおけるＡＬＥＮ
値は、仮想アドレスのＤＡＴ ＶＡ部分から何らオーバ
ーフローまたはアンダーフローを受け取ることができな
い。ＡＲによって、オーバーフローは、０を通ってそれ
自身をリセット・バックする３１ビットの仮想アドレス
を生じ、アンダーフローは、その最高値（全て１）を通
ってそれ自身をセットする３１ビットの仮想アドレスを
生じる。従って、たとえＡＲを使用するＶＡが４７ビッ
トのＶＡ（それは３１ビットのＤＡＴ ＶＡ及び１６ビ
ットのＡＬＥＮを有するため）と考えられても、このよ
うないわゆる大規模仮想アドレスは、単一の命令に対す
るアドレス計算の結果として、大規模仮想アドレス空間
（すなわち、２³¹バイトよりも大きい）における２ＧＢ
の境界と交差することはできない。アドレスのＤＡＴ
ＶＡ部分は、ＡＲアドレッシングにおける計算されたモ
ジュロ２³¹である。

【０１０２】従って、この発明は、システム制御プログ
ラムからＡＬＥＮを生成する負担を取り除くため、オー
バーフロー特性を使用する。さらに、この発明は、必要
なＡＤＥＮ生成及び制御プログラムによる管理を回避す
るためにＬＶＡの全てのビットにわたって使用されると
きに、アドレス演算によって本来的に提供されるオーバ
ーフロー及びアンダーフローも使用する、さらに高位の
ＡＤＥＮアドレス構成要素を提供する。（ＡＤＥＮは以
前はＡＲとともにまたはＡＲなしで使用された。）この
オーバーフロー特性は、人工的な２ＧＢの境界と無関係
に、サイズが２ＧＢよりも大きい仮想対象、例えば非常
に大規模なデータ値のテーブルをプログラムが一様にア
ドレスすることを可能とする。

【０１０３】従って、この発明は、以前はＡＲにおける
ＡＬＥＮによる感知性のなかったＤＡＴ ＶＡオーバー
フロー／アンダーフローに対してＡＬＥＮを感知可能と
する。ＡＬＥＮ（及びＡＤＥＮ）に対してアドレス演算
を使用する結果は、図３における実施例がここで議論さ
れるときにより明確になるであろう。

【０１０４】 感知可能なＡＬＥＮ及び感知不可能なＡＤＥＮ（図３）

【０１０５】この発明は、アドレスがＡＤＥＮを使用す
るか否かにかかわらず、アドレス演算によって生成され
るＡＬＥＮに適用される。そして、この発明は、ＡＤＥ
Ｎがアクセス・レジスタ型の処理によって制御されると
きのように、ＡＬＥＮがアドレス演算によって生成さ
れ、ＡＤＥＮは生成されないときに適用される。これは
図３に示されている。

【０１０６】図３において、アドレス生成処理は、ＣＰ
Ｕにおいて４８ビットのＧＰＲが使用されることを仮定
している。これは、好ましい実施例におけるＣＰＵはそ
のＧＰＲをＢ及びＸレジスタとして使用するから、それ
ぞれの基底レジスタ５１及び索引レジスタ５２を４８ビ
ットのレジスタとする。（この発明は、基底及び索引レ
ジスタを使用するＣＰＵにも適用することができること
が理解される。）

【０１０７】４７ビットのアドレス演算加算器５３は、
実行されている命令の現在のオペランドにおける１２ビ
ットのＤフィールド５７と同様に、Ｂ及びＸレジスタ５
１及び５２のアドレスを受け取る。加算器５３は、それ
が４７ビットのアドレス生成レジスタ５４に出力する４
７ビットのＬＶＡを生成するために、そのＢ及びＸレジ
スタ入力とそのオペランドが導出されたＤ入力との三方
加算を実行する。

【０１０８】ＬＶＡは、３１ビットの低位ＤＡＴ ＶＡ
フィールドと１６ビットのＡＬＥＮフィールドとの二つ
のフィールドとしてアウトゲートされる。３１ビットの
低位ＤＡＴ ＶＡフィールドは従来のＤＡＴ（動的アド
レス変換）手段３３に供給され、１６ビットのＡＬＥＮ
フィールドは、図２に示されるＬＶＡＴ３０と同一であ
ってよいＬＶＡＴ３０のＡＬＥＮ入力に供給される。

【０１０９】オーバーフロー／アンダーフローは、加算
器５３内での加算処理においてＤＡＴ ＶＡフィールド
からＡＬＥＮフィールドに起こることができ、その結
果、アドレス生成処理によってＡＬＥＮが自動的に生成
される。

【０１１０】レジスタ５４における４７ビットのＬＶＡ
サイズは、Ｂレジスタに関連するアクセス・レジスタ
（ＡＲ）５６に含まれるＡＤＥＮフィールドをレジスタ
５４における４７ビットのＬＶＡの最高位端に実効的に
連結することによって、６３ビットのサイズを有するＬ
ＶＡに増大させることができる。ＡＤＥＮフィールドの
実効的な連結は、ＡＲにおけるＡＤＥＮの内容をＬＶＡ
Ｔ３０のＡＤＥＮ入力に供給することによって行われる
（これは図２において説明されているのと同一であ
る。）。

【０１１１】しかし、ＡＲ５６におけるＡＤＥＮフィー
ルドは、加算器５３におけるアドレス演算動作の一部分
ではなく、そのため、ＬＶＡのＡＤＥＮ及びＡＬＥＮフ
ィールドの間にオーバーフローまたはアンダーフローが
起こることはできない。すなわち、ＡＲは加算器５３の
アドレス演算処理には関与しない。ＡＬＥＮから（加算
器５３におけるＬＶＡの４７ビットを越えて）オーバー
フローまたはアンダーフローが起こるときにはいつで
も、それはレジスタ５４における４７ビットのＬＶＡを
０またはその最高値にそれぞれセットし直す。この実施
例においては、アドレス演算はモジュロ２⁴⁷で行われ
る。

【０１１２】図３においてＡＲにあるＡＤＥＮによって
生じる非オーバーフロー及び非アンダーフローの制約
は、ＬＶＡＴ３０が、ＡＤにおける一つのＡＤＥだけ及
び一つのＡＬだけにアクセスすることを可能とする。こ
れは、ＡＤＥＮ値がそのＡＲにおいて固定され、その結
果、ＡＤＥＮはアドレス演算の結果として変化すること
ができないためである。このＡＲの制約は、ＡＤＥＮ変
換アクセスを単一のＡＬだけに制限する（加算器５３に
おけるＬＶＡの変化にかかわらず）。これは、そのＬＶ
Ａの変化がそのＡＤＥＮを変化させ、非常に大きな数ま
での任意の数（例えば、１６ビットのＡＤＥＮに対して
最高２¹⁶個のＡＬ）のＡＤＥ及びＡＬにアクセスするこ
とが可能な、図２における実施例の動作と非常に異なっ
ている。

【０１１３】 感知可能なＡＬＥＮの順序番号制御（図４）

【０１１４】図４において、新規に導出されたＡＬＥＮ
（図３における導出処理によって得られる）は、従来の
ＡＲＴ処理と組み合わせられる。図４はまた、アクセス
・レジスタ（ＡＲ）６１における順序番号（ＳＮ）及び
Ｐビットを供給し、これらは、アドレス生成レジスタ５
４からこの発明によって提供される、オーバーフロー／
アンダーフローを感知可能なタイプのＡＬＥＮと組み合
わせられる。

【０１１５】Ｐビット、ＳＮ及びＡＬＥＮは、ＥＳＡ／
３９０の動作原理（資料番号ＳＡ２２−７２０１−０
０）に説明されている従来のＡＲ変換（ＡＲＴ）処理６
２に入力され、使用される。

【０１１６】ＡＲ６１からのＰビット値は、メモリにお
ける特定のＡＬを指定する二つのＡＬＯ（ＡＬ起点）の
うちの一つを選択する。レジスタ５４からのＡＬＥＮは
ＡＬにおけるＡＬＥを選択する。ＡＬＥの内容は図４に
示されている。

【０１１７】ＡＲ６１からのＳＮは、ステップ６３によ
って、アクセスされたＡＬＥにおけるＡＬＥＳＮと比較
される。ＡＲＴ処理６２における等価比較ステップ６３
は、ＡＲＴ処理の残りをイネーブルとする。ステップ６
３に対する不等比較条件は、ＡＲＴ処理を終了させ、Ａ
ＲＴ処理が行われている現在のオペランドを有する命令
の条件符号の例外を生成する。

【０１１８】Ｐビット及びＳＮ値は、問題状態プログラ
ムによるＡＲＴ処理による後の使用の用意に、システム
制御プログラムによってあらかじめ生成される。

【０１１９】感知不可能なＡＤＥＮ及びＡＬＥＮを使用
するＬＶＡＴ（図５）

【０１２０】図５において、図２において説明された新
規なＬＶＡＴ処理３０は、オペランドにより選択された
Ｂレジスタ７２に関連するアクセス・レジスタ（ＡＲ）
７１における感知不可能なＡＤＥＮ及びＡＬＥＮと組み
合わせて使用される。Ｂレジスタ７２は、図５における
従来の３１ビットのＧＰＲである。使用されるレジスタ
７３も従来の３１ビットのＧＰＲである。

【０１２１】図５におけるＡＤＥＮ及びＡＬＥＮ値は、
問題状態プログラムによるＬＶＡＴ処理３０による後の
使用の用意に、システム制御プログラムによってあらか
じめ生成される。

【０１２２】ＡＤＥＮ値もＡＬＥＮ値もＡＲ７１にある
間は変化することができず、それによりＬＶＡＴ処理３
０に単一のＡＬＥを選択させる。図５におけるこの単一
のＡＬＥ選択を、単一のＡＬにおける２¹⁶個のＡＬＥか
らの選択を可能とする図４における単一のＡＬ選択と比
較されたい。さらにまた、図５における単一のＡＬＥ選
択を、複数のＡＤＥにより選択可能な複数のＡＬにおけ
る２³²個のＡＬＥからの選択を可能とする図３における
複数のＡＬ選択と比較されたい。

【０１２３】図５における制約の結果は、その仮想アド
レッシングを、単一の２ＧＢのアドレス空間内に制限す
ることである。従来のＡＲ ＡＬＥＴ動作を越える利点
は、従来のＡＲ ＡＬＥＴを用いた場合の最高２¹⁷個の
中からではなく、最高２³²個の異なる２ＧＢのアドレス
空間の中からの選択を可能とすることである。図５にお
けるシステムの利点は、従来の３１ビットの加算器７４
を従来の３１ビットのアドレス生成レジスタ７６ととも
に使用することができることである。

【０１２４】図２における大規模仮想アドレス空間（Ｌ
ＶＡＳ）の定義

【０１２５】従って図２においては、大規模仮想アドレ
ス空間（ＬＶＡＳ）は、単一のアクセス・ディレクトリ
（ＡＤ）４３によって定義される。このＡＤは、一つの
ＬＶＡＳを定義する一つまたはそれ以上の連続のＡＤＥ
を含む。このＡＤＥにおいては、ＬＶＡＳの最初のＡＤ
ＥはＡＤにおける最初のＡＤＥであり、ＬＶＡＳはそれ
ぞれの次の有効なＡＤＥを含み、ＬＶＡＳは有効なＡＤ
Ｅに到達したときにその「終了」の標識をそのＬＡＳＴ
−ＡＬフィールドにおける一つの状態にセットして（そ
のＡＤＥにＬＶＡＳの最後の有効なＡＤＥとマークを付
けて）終了する。

【０１２６】ＬＶＡＳにおけるＡＬの順序は、ＡＤにお
けるＬＶＡＳから成る連続なＡＤＥの順序によって決定
される。ＬＶＡＳにおけるＡＬは、それぞれのＡＬがＬ
ＶＡＳのそれぞれのＡＤＥにおけるＡＬＯフィールドに
よって独立にアドレスされるので、任意の順序を有する
ことができる。従って、それぞれのＬＶＡＳは、そのＡ
ＤＥによって定義されるＡＬにおけるＡＬＥの組から成
る。ＬＶＡＳのＡＬＥは、任意の単一のＡＬ内で連続で
あるだけである。それぞれのＡＬＥはＬＶＡＳの２ＧＢ
の部分を表す。しかし、ＬＶＡＳの最後の２ＧＢの部分
はそのセグメント・テーブル及びページ・テーブルの最
後の部分に無効とマークが付けられた任意の数のセグメ
ント及びページを有することができるので、ＬＶＡＳの
サイズは２ＧＢの整数倍である必要はない。

【０１２７】ＡＲ及びＬＶＡ互換性制御（図６）

【０１２８】図６の実施例は、命令オペランドの仮想ア
ドレスが、新規なＬＶＡモードまたは従来のアクセス・
レジスタ（ＡＲ）モードにおいて処理されることを可能
とする。

【０１２９】両モードは、ＣＰＵにおける現在のプログ
ラム状況ワード（ＰＳＷ）におけるモード・ビットのセ
ッティングによって制御される。図６におけるＰＳＷ１
１０は、ＩＢＭ ＥＳＡ／３９０アーキテクチャにおけ
るＰＳＷの内容を含むが、ＣＰＵが３１ビットよりも大
きなアドレッシングで動作していることを指定する大規
模アドレス制御ビット（Ｌ）が付加されている。このＬ
ビットは、ＰＳＷ１１０におけるＤＡＴモード・ビット
との組み合わせで動作する。このＬビットがオンであ
り、ＤＡＴビットがオフであるとき、それらはＣＰＵを
大規模実アドレス（ＬＲＡ）で動作可能とする。Ｌビッ
トとＤＡＴビットとの両方がオンであるとき、それらは
ＣＰＵを大規模仮想アドレス（ＬＶＡ）で動作可能とす
る。

【０１３０】アクセス・レジスタ・モード（ＡＲ）制御
ビットは、ＩＢＭ ＥＳＡ／３９０アーキテクチャによ
るＰＳＷにおいて提供される。ＡＲビットがオンである
とき、ＣＰＵは、そのレジスタが命令オペランドに対す
る基底レジスタとして使用されるときには任意の汎用レ
ジスタと関連するＡＲの内容を使用することができる。
ＡＲビットがオフのときには、ＣＰＵはＡＲ機能なしで
動作する。

【０１３１】三つのＰＳＷ制御ビットＤＡＴ、ＡＲ及び
Ｌ並びに関連する新しいハードウェアは、ＣＰＵ動作
を、従来のＡＲ動作及び新しいＬＶＡ動作の両方と互換
性のあるものとする。これは、従来のＡＲ動作を使用す
る旧プログラムがＣＰＵ上で実行されることを可能とす
る。そして、大規模仮想アドレッシングを使用する新た
なプログラムはＣＰＵ上で実行することができる。

【０１３２】図６におけるこの互換性にとって重要なこ
とは、二つのタイプのアウトゲートが提供される基底レ
ジスタ１５１のアウトゲート構造である。一つのタイプ
は、基底レジスタ１５１からの４７ビットの大規模基底
アドレスをゲート・アウトする。他方のタイプは、基底
レジスタ１５１の内容を二つの部分にゲート・アウトす
る。これらの二つの部分は、従来の小規模基底アドレス
（従来の３２ビットの汎用レジスタから得ることができ
るような）に対応する低位３１ビットと、ＡＬＥＮ（Ａ
Ｒからあらかじめ得ることができるような）を表す高位
１６ビットである。基底レジスタ１５１は、６４ビット
の汎用レジスタであってよい。

【０１３３】従って、従来のタイプのＡＲの内容は、Ａ
Ｒ１６１におけるＰビット・フィールド及びＳＮフィー
ルドと基底レジスタ１５１における高位１６ビットとの
組み合わせから得られる。（ＳＮフィールドは従来のＡ
ＲにおけるＡＬＥＳＮに対応する。）この従来のタイプ
のＡＲの内容は、図６に示される新規なハードウェアに
よって提供可能である。

【０１３４】この好ましい実施例は、オン状態のＤＡＴ
ビット、オン状態のＡＲビット及びオフ状態のＬビット
の組み合わせによってＰＳＷにおけるＡＲモードを示
す。ＡＲモードにおいては、レジスタ１５１における１
６個の高位ビットはＡＮＤゲート８４によって使用禁止
とされ、基底レジスタ１５１における３１個の低位ビッ
トはＡＤゲート８６によって加算器１５３にアウトゲー
トされる。ＡＲモードにおいては、索引レジスタ１５２
は、その３１個の低位ビットだけをＡＮＤゲート８８を
通して加算器１５３にアウトゲートし、それは次にＬビ
ットのオフ状態によって使用可能とされる。

【０１３５】ＡＲモードにおいては、４７ビットの加算
器１５３は、それは３１ビットの値を受け取るだけであ
るため、３１ビットの加算器として動作する。そして、
アドレス生成レジスタ１５４は、３１ビットのアドレス
だけを生成する。なぜならば、それは加算器１５３から
の３１ビットの値を受け取るだけであるからである。ア
ドレス生成レジスタ１５４の高位の１６ビットのＬＶＡ
ＡＬＥＮ部分は、ＡＲＴ１６２にアウトゲートされな
い。なぜならば、それはＡＲモードにおけるＬビットの
オフ状態によって使用禁止とされるからである。

【０１３６】ＡＲモード及びＬＶＡモードの両動作にお
いて、ＡＮＤゲート８３は、Ｐ及びＳＮフィールドをＡ
ＲＴ（アクセス・レジスタ変換）手段１６２にアウトゲ
ートする。それは、両モードにおいて、アウトゲート８
３は、ＰＳＷ内にあるＤＡＴビットによって使用可能と
されるからである。

【０１３７】図６のＬＶＡモードは、図４について前に
説明した仕方で動作する。ＬＶＡモードにおいては、Ｄ
ＡＴビットはオン、ＡＲビットはオフ、Ｌビットはオン
である。次に、ＡＮＤゲート８５は、Ｌビットのオン状
態とＡＲビットのオフ状態とによって使用可能とされ、
図４におけるように、レジスタ１５１における４７ビッ
トの基底アドレスを加算器１５３に供給する。次に、Ｌ
ビット（インバータ８２を通る）のオン状態は、従来の
ＡＲ動作を使用不可能とするために、出力ゲート８４、
８６及び８８を使用不可能とする。ＡＮＤゲート８７
は、Ｌビットのオン状態によって使用可能とされ、索引
レジスタ１５２にその４７ビットの内容を加算器１５３
に出力させる。

【０１３８】上記以外は、ＬＶＡモードは、図４におい
て説明したように動作する。

【０１３９】もしＤＡＴ回路１３３から小規模の変換さ
れた実アドレスが出力されるならば、それは米国特許出
願番号０７／７５４８１０に開示された方法を使用する
ことによって大規模な実アドレスに変換される。

【図面の簡単な説明】

【図１】命令で指定されたオペランド・アドレス構成要
素からのアドレス演算による大規模仮想アドレス並びに
そのＡＤＥＮ、ＡＬＥＮ及びＤＡＴ ＶＡアドレス構成
要素の生成と、大規模実アドレスへのＡＤＥＮ、ＡＬＥ
Ｎ及びＤＡＴ ＶＡアドレス構成要素の変換と、ＤＡＴ
がオフのときに大規模実アドレスとして直接使用される
アドレス計算加算器の６４ビットの出力とを示し、この
発明が単なる大規模仮想アドレッシングの代わりに大規
模論理アドレッシングを提供するためにどのように使用
されるかを示す略線図である。

【図２】大規模仮想アドレス変換（ＬＶＡＴ）及びＤＡ
Ｔ処理の表示を提供する略線図である。

【図３】アドレス演算処理によるＡＬＥＮ及びＤＡＴ
ＶＡの生成及びアクセス・レジスタ（ＡＲ）におけるＡ
ＤＥＮの提供を説明する略線図である。

【図４】アドレス演算処理によるＡＬＥＮ及びＤＡＴ
ＶＡの生成及びアクセス・レジスタ（ＡＲ）における順
序番号（ＳＮ）によるＡＬＥＮ動作の検査を説明する略
線図である。

【図５】この発明のＬＶＡＴ処理とともにアクセス・レ
ジスタ（ＡＲ）におけるＡＤＥＮ及びＡＬＥＮフィール
ドを使用する小規模３１ビットの仮想アドレスの生成を
示す略線図である。

【図６】ＣＰＵの現在のプログラム状況ワード（ＰＳ
Ｗ）における特別の制御ビットの制御下で新たなＬＶＡ
モードまたは従来のＡＲモードのいずれか一つでＣＰＵ
を動作させることを可能とするＣＰＵに対するＡＲ／Ｌ
ＶＡ互換性の提供を説明する略線図である。

【符号の説明】

２２ 基底レジスタ ２３ 索引レジスタ ２６ 加算器 ３０ 大規模仮想アドレス変換機構 ３３ 動的アドレス変換機構 ３４ 大規模実アドレス・レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニス・アーニスト・プラムベック アメリカ合衆国、ニューヨーク州ポキプシ ー、デイジイレイン ７ (72)発明者 キャスパ・アンソニ・スキャルジ アメリカ合衆国、ニューヨーク州ポキプシ ー、アカデミーストリート 160 (72)発明者 リチャード・ジョン・シュモールツ アメリカ合衆国、ニューヨーク州ワッピン ジャーズフォールズ、エッジヒルドライブ ７ (72)発明者 バスカー・シンハ アメリカ合衆国、ニューヨーク州ワッピン ジャーズフォールズ、ケンデルドライブ 19

Claims (14)

【特許請求の範囲】
1. 【請求項１】 コンピュータ・システムにおいて実行し
   ているプログラムによる使用のために大規模仮想アドレ
   ス空間を提供するための装置であって、 命令オペランドのアドレス構成要素を３１個のビット位
   置よりも大きなサイズを有する有効大規模アドレスに算
   術的に結合するための手段と、 大規模仮想アドレス空間テーブルにおける一列のエント
   リであってそれぞれのエントリは３１個のビット位置の
   サイズを有するアドレスを変換するためのアドレス変換
   テーブルを表すものにより大規模仮想アドレス空間を提
   供するための手段と、 上記大規模仮想アドレスを実アドレスに変換するために
   必要とされるアドレス変換テーブルを表すエントリを得
   るために上記大規模仮想アドレス空間テーブルに索引を
   付けるために上記有効大規模アドレスの高位部分を使用
   するための手段であって、上記高位部分は上記大規模仮
   想アドレスにおける最低位の３１個のビット位置の外部
   の上記大規模仮想アドレスにおけるビット位置から成る
   ものと、 上記実アドレスを使用する上記コンピュータ・システム
   のメモリにおける記憶場所にアクセスするための手段と
   を有する上記装置。
2. 【請求項２】 変換された実アドレスを、上記コンピュ
   ータ・システムにおける上記大規模システム・メモリに
   おける記憶場所にアクセスするための大規模実アドレス
   に拡張するための手段をさらに有する請求項１記載の、
   コンピュータ・システムにおいて実行しているプログラ
   ムによる使用のために大規模仮想アドレス空間を提供す
   るための装置。
3. 【請求項３】 コンピュータ・システムにおいて実行し
   ているプログラムにより使用される大規模仮想アドレス
   をアドレス変換する方法であって、 ３２ビットよりも大きなサイズを有する大規模基底レジ
   スタと変位とにより命令オペランドを指定し、少なくと
   も上記大規模基底レジスタの内容と上記変位とを加える
   ことによって大規模論理アドレスを生成するステップ
   と、 上記コンピュータ・システムにおける処理装置のプログ
   ラム状況ワードにおける動的アドレス変換フィールドを
   試験するステップと、 もし上記動的アドレス変換フィールドに対してオフ状態
   が存在するならば、上記大規模論理アドレスを実アドレ
   スとして出力するステップと、 もし上記動的アドレス変換フィールドに対してオン状態
   が存在するならば、上記生成された大規模論理アドレス
   を、少なくとも、従来型仮想アドレスに対応するサイズ
   の低位動的アドレス変換仮想アドレス部分と上記低位部
   分に連結されたアクセス・リスト索引番号を表すための
   高位部分とに分離するステップであって、上記大規模論
   理アドレスは上記動的アドレス変換の状態がオンのとき
   に大規模仮想アドレスであるものと、 一組のアクセス・リスト・エントリであってそれぞれの
   アクセス・リスト・エントリは従来型サイズの仮想アド
   レス空間を表すものを含むシステム・メモリにおけるア
   クセス・リストを指定するステップであって、上記アク
   セス・リストは大規模仮想アドレス空間を形成するもの
   と、 上記アクセス・リストにおけるアクセス・リスト・エン
   トリを選択するために上記アクセス・リスト索引番号を
   使用するステップであって、上記選択されたアクセス・
   リスト・エントリは、コンピュータ・システムにおける
   上記大規模仮想アドレスを表す変換された実アドレスを
   得るために上記大規模仮想アドレスの上記動的アドレス
   変換仮想アドレス部分を変換するための従来型変換テー
   ブルのための位置表示を含むものとを有する上記方法。
4. 【請求項４】 単一の大規模仮想アドレス空間を表すた
   めの複数のアクセス・リストを提供するステップをさら
   に有する請求項３記載の、大規模仮想アドレスをアドレ
   ス変換する方法。
5. 【請求項５】 コンピュータ・システムにおいて実行し
   ているプログラムにより使用される大規模仮想アドレス
   をアドレス変換する方法であって、 ３２ビットよりも大きなサイズを有する大規模基底レジ
   スタとそれが設けられる場合には変位とにより命令オペ
   ランドを指定し、それが設けられる場合には上記変位の
   加算により変更された上記大規模基底レジスタの内容を
   使用することによって大規模仮想アドレスを生成するス
   テップと、 上記生成された大規模仮想アドレスを、少なくとも、従
   来型仮想アドレスに対応するサイズの低位動的アドレス
   変換仮想アドレス部分と上記低位部分に連結されたアク
   セス・リスト索引番号を表すための高位部分とに分離す
   るステップと、 それぞれ異なる従来型サイズの仮想アドレス空間を表す
   ための一組のアクセス・リスト・エントリを含むシステ
   ム・メモリにおけるアクセス・リストを指定するステッ
   プであって、上記組における上記アクセス・リスト・エ
   ントリは大規模仮想アドレス空間の部分を表すものと、 上記アクセス・リストに上記アクセス・リスト索引番号
   で索引を付けることによってアクセス・リスト・エント
   リを選択し、上記メモリにおける上記大規模仮想アドレ
   スの変換を表す実アドレスを得るために上記大規模仮想
   アドレスの上記動的アドレス変換仮想アドレス部分を変
   換するための上記選択されたアクセス・リスト・エント
   リにおいて表示される従来型変換テーブルにアクセスす
   るステップとを有する上記方法。
6. 【請求項６】 アクセス・ディレクトリ・エントリ番号
   部分は上記アクセス・リスト索引番号部分よりも高位を
   有し、かつ上記アクセス・ディレクトリ・エントリ番号
   部分は上記アクセス・リスト索引番号部分と連結されて
   いる上記生成された大規模仮想アドレスの上記アクセス
   ・ディレクトリ・エントリ番号部分を分離するステップ
   と、 大規模仮想アドレス空間のそれぞれの部分を表すための
   一組のアクセス・ディレクトリ・エントリであってそれ
   ぞれのアクセス・ディレクトリ・エントリは複数の従来
   型サイズの仮想アドレス空間を表すことができるものを
   含むシステム・メモリにおけるアクセス・ディレクトリ
   を指定するステップと、 上記アクセス・ディレクトリにおけるアクセス・ディレ
   クトリ・エントリにアクセスするために上記アクセス・
   ディレクトリ・エントリ番号部分を使用し、上記大規模
   仮想アドレスを上記システム・メモリにおける上記実ア
   ドレスに変換するために必要とされるアクセス・リスト
   を指定するために上記アクセスされたアクセス・ディレ
   クトリ・エントリの内容を使用するステップとをさらに
   有する請求項５記載の、大規模仮想アドレスをアドレス
   変換する方法。
7. 【請求項７】 上記システムにおけるＣＰＵにおいて実
   行されている命令オペランドの大規模基底レジスタ、索
   引レジスタ及び変位の仕様に対して上記大規模基底レジ
   スタの内容と上記変位とに索引レジスタの内容も加える
   ことによって大規模仮想アドレスを生成するステップを
   さらに有する請求項５記載の、大規模仮想アドレスをア
   ドレス変換する方法。
8. 【請求項８】 上記生成された大規模仮想アドレスの上
   記基底レジスタと関連するアクセス・レジスタにおける
   アクセス・ディレクトリ・エントリ番号を提供するステ
   ップであって、上記アクセス・レジスタにおける上記ア
   クセス・ディレクトリ・エントリ番号は上記大規模仮想
   アドレスの上記生成されたアクセス・リスト索引番号部
   分よりも高位の上記大規模仮想アドレスの部分であるも
   のと、 それぞれ大規模仮想アドレス空間の部分を表すための一
   組のアクセス・ディレクトリ・エントリを含むシステム
   ・メモリにおけるアクセス・ディレクトリを指定するス
   テップと、 上記アクセス・ディレクトリにおける単一のアクセス・
   ディレクトリ・エントリであって単一のアクセス・リス
   トを指定するものを指定するために上記アクセス・ディ
   レクトリ・エントリ番号を使用し、上記単一のアクセス
   ・リスト内で必要とされるアクセス・リスト・エントリ
   であって上記生成された大規模仮想アドレスを上記シス
   テム・メモリにおける実アドレスに変換するための変換
   テーブルを表すものにアクセスするために上記生成され
   た大規模仮想アドレスにおける上記生成されたアクセス
   ・リスト索引番号を使用するステップとをさらに有する
   請求項５記載の、大規模仮想アドレスをアドレス変換す
   る方法。
9. 【請求項９】 必要とされる変換テーブルがそれにより
   アクセスされるアクセス・リストにおけるアクセス・リ
   スト・エントリを指定するために上記生成されたアクセ
   ス・リスト索引番号が使用される従来型アクセス・レジ
   スタ変換処理における使用のために従来型アクセス・レ
   ジスタにおけるアクセス・リスト索引番号を置換するた
   めに上記生成されたアクセス・リスト索引番号フィール
   ドを使用するステップをさらに有する請求項５記載の、
   大規模仮想アドレスをアドレス変換する方法。
10. 【請求項１０】 生成されたアクセス・リスト索引番号
    を提供する上記生成された大規模仮想アドレスの上記基
    底レジスタの内容と関連するアクセス・レジスタにおけ
    る順序番号を提供するステップと、 等価比較条件が得られるときだけ上記アクセス・レジス
    タ変換処理が進行することを可能とするための、上記従
    来型アクセス・レジスタ変換処理における上記生成され
    たアクセス・リスト索引番号によってアクセスされた上
    記アクセス・リスト・エントリにおける順序番号との比
    較のために上記順序番号を使用するステップとをさらに
    有する請求項５記載の、大規模仮想アドレスをアドレス
    変換する方法。
11. 【請求項１１】 コンピュータ・システムにおける大規
    模仮想アドレスを提供し、アドレス変換する方法であっ
    て、 従来型命令オペランドによって指定された３２ビットの
    サイズの基底レジスタと関連するアクセス・レジスタに
    おけるアクセス・ディレクトリ・エントリ番号及びアク
    セス・リスト・エントリ番号を提供するステップであっ
    て、上記命令オペランドによって指定されたアドレス構
    成要素から生成された従来型仮想アドレス仕様を拡張す
    る上記アクセス・ディレクトリ・エントリ番号及び上記
    アクセス・リスト・エントリ番号によって大規模仮想ア
    ドレスが提供され、上記アドレス・ディレクトリ・エン
    トリ番号は上記拡張されたアドレスにおける上記アドレ
    ス・リスト・エントリ番号よりも高位を有するものと、 それぞれ大規模仮想アドレス空間の部分を表す一組のア
    クセス・ディレクトリ・エントリを含むシステム・メモ
    リにおけるアクセス・ディレクトリを指定するステップ
    と、 アクセス・リストにアクセスするための上記アクセス・
    ディレクトリにおけるアクセス・ディレクトリ・エント
    リを指定するために上記アクセス・レジスタにおける上
    記アクセス・ディレクトリ・エントリ番号フィールドを
    使用し、上記大規模仮想アドレスを上記システム・メモ
    リにおける実アドレスに変換するための変換テーブルを
    指定するために上記アクセスされたアクセス・リストに
    おけるアクセス・リスト・エントリを指定するために上
    記アクセス・レジスタにおける上記アクセス・リスト・
    エントリ番号フィールドを使用するステップであって、
    上記生成された従来型仮想アドレス仕様は上記アクセス
    ・ディレクトリ・エントリ番号及び上記アクセス・リス
    ト・エントリ番号によって指定された上記単一の従来型
    変換テーブルを使用するだけであるものとを有する上記
    方法。
12. 【請求項１２】 コンピュータ・メモリにおけるデータ
    及び命令を指定するために大規模仮想アドレスをアドレ
    ス変換する方法であって、 大規模仮想アドレスを、少なくとも、従来型仮想アドレ
    ス変換テーブルを使用するための従来型サイズの仮想ア
    ドレス空間を表すための従来型仮想アドレス・サイズを
    有する低位従来型仮想アドレス仕様部分と、上記大規模
    仮想アドレスにおける上記低位部分と連結された少なく
    とも一つの高位部分とに分離するステップと、 システム・メモリにおける一つまたはそれ以上のアクセ
    ス・リストであってそれぞれのアクセス・リストは一組
    のエントリを含むものを指定するステップであって、そ
    れぞれのエントリは関連する従来型仮想アクセス変換テ
    ーブルのアドレッシングを可能とすることによって従来
    型サイズの仮想アドレス空間を表すことが可能であるも
    のと、 上記大規模仮想アドレスが仮想アドレッシングを実行し
    ている大規模仮想アドレス空間から成る一列の従来型仮
    想アドレス空間を表すために一つまたはそれ以上のアク
    セス・リストにおける一列のエントリに上記大規模仮想
    アドレスの高位部分を関連させるステップと、 上記大規模仮想アドレス空間を表す上記一列のエントリ
    における選択されたエントリと関連する上記従来型変換
    テーブルを使用する上記大規模仮想アドレスの上記低位
    部分を変換することによって上記大規模仮想アドレスを
    変換するステップとを有する上記方法。
13. 【請求項１３】 上記低位従来型仮想アドレス仕様部分
    を上記大規模仮想アドレスにおける最低位の３１個のビ
    ット位置としてサイズ変更し、上記高位部分を上記低位
    部分に隣接する上記大規模仮想アドレスにおける一組の
    連続するビット位置としてサイズ変更するステップをさ
    らに有する請求項１２記載の、大規模仮想アドレスをア
    ドレス変換する方法。
14. 【請求項１４】 上記高位部分を互いに連結されたより
    高位の部分とより低位の部分とに分離するステップと、 大規模仮想アドレス空間を表すためにシステム・メモリ
    におけるアクセス・ディレクトリを指定するステップ
    と、 上記より高位の部分を、システム・メモリにおける関連
    するアクセス・リストを指定するために使用されるエン
    トリを指定するための上記アクセス・ディレクトリの索
    引として使用し、上記より低位の部分を、上記大規模仮
    想アドレスの上記低位従来型仮想アドレス仕様部分を変
    換することによって上記大規模仮想アドレスをアドレス
    変換するためのシステム・メモリにおける関連する従来
    型変換テーブルを指定するために使用されるエントリを
    指定するための上記指定されたアクセス・リストの索引
    として使用するステップとをさらに有する請求項１２記
    載の、大規模仮想アドレスをアドレス変換する方法。