JPH0193847A - アドレス拡張方式 - Google Patents
アドレス拡張方式Info
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- JPH0193847A JPH0193847A JP62250913A JP25091387A JPH0193847A JP H0193847 A JPH0193847 A JP H0193847A JP 62250913 A JP62250913 A JP 62250913A JP 25091387 A JP25091387 A JP 25091387A JP H0193847 A JPH0193847 A JP H0193847A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のアドレス拡張方式に係り、特に
既存ソフトウェアとの“互換性を保ちつ＼アドレスを拡
張するのに好適なアドレス拡張方式〔従来の技術〕 現在の汎用計算機のアーキテクチャは、一般に命令カウ
ンタや汎用レジスタなどが３１ビツトまたは３２ビツト
であり、既存のソフトウェアも３１ビツトアドレスを前
提に作られている。なお、この種の汎用計算機のアーキ
テクチャについては、例えばアイ・ビー・エムシステム
／３７０ イクステンデッドアーキテクチャ プリンシ
プルズオブオペレーション（Ｉ ＢＭ Ｓｙｓｔｅｍ
３７０Ｅ ｘｔｅｎｄｅｄ Ａ ｒｃｈｉｔｅｃｔｕｒ
ｅ Ｐ ｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏ
ｎ、５Ａ２２−７０８５−０．１９８３年）において論
じられている。
既存ソフトウェアとの“互換性を保ちつ＼アドレスを拡
張するのに好適なアドレス拡張方式〔従来の技術〕 現在の汎用計算機のアーキテクチャは、一般に命令カウ
ンタや汎用レジスタなどが３１ビツトまたは３２ビツト
であり、既存のソフトウェアも３１ビツトアドレスを前
提に作られている。なお、この種の汎用計算機のアーキ
テクチャについては、例えばアイ・ビー・エムシステム
／３７０ イクステンデッドアーキテクチャ プリンシ
プルズオブオペレーション（Ｉ ＢＭ Ｓｙｓｔｅｍ
３７０Ｅ ｘｔｅｎｄｅｄ Ａ ｒｃｈｉｔｅｃｔｕｒ
ｅ Ｐ ｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏ
ｎ、５Ａ２２−７０８５−０．１９８３年）において論
じられている。
近年のデータ量の増大に伴ない、仮想アドレス、実アド
レス共に３１ビツト以上のアドレスが必要になってきた
。このアドレスを３１ビツト以上に拡張した新しいアー
キテクチャを規定する場合、既存の３１ビツトアドレス
のアーキテクチャとの互換性を保つことが重要である。
レス共に３１ビツト以上のアドレスが必要になってきた
。このアドレスを３１ビツト以上に拡張した新しいアー
キテクチャを規定する場合、既存の３１ビツトアドレス
のアーキテクチャとの互換性を保つことが重要である。
すなわち、新アーキテクチャの情報処理装置においても
、既存の３１ビツトアドレスのソフトウェアを何ら変更
すること無く走行できることが必要である。
、既存の３１ビツトアドレスのソフトウェアを何ら変更
すること無く走行できることが必要である。
本発明の目的は、現在の３１ビツトアーキテクチヤとの
互換性を保ちつ＼、３１ビツト以上にアドレスを拡張す
るアドレス拡張方式を提供することにある。
互換性を保ちつ＼、３１ビツト以上にアドレスを拡張す
るアドレス拡張方式を提供することにある。
上記目的は、従来のページ（１ページは例えば４にバイ
ト）、セグメント（１セグメントは例えば１Ｍバイト）
という仮想空間の構成単位に、新たにドメイン（１ドメ
インは例えば２Ｇバイト）という構成単位を追加して、
命令ドメイン・レジスタ（ＩＤＲ）と、に個のオペラン
ド・ドメイン・レジスタ （ＯＤＲｊ、ｊ＝１．２．・
・・、 ｋ、 ｋは自然数）と、プログラムからセ
ット、リセットできる命令アドレス拡張モード（Ｉ Ｅ
）ビットとオペランドアドレス拡張モード（ＯＥ）ビッ
トを設け、更にセグメント・テーブル・オリジン・レジ
スタ（ＳＴＯＲ）の他にドメイン・テーブル・オリジン
・レジスタ（ＤＴＯＲ）を設けることにより達成される
。
ト）、セグメント（１セグメントは例えば１Ｍバイト）
という仮想空間の構成単位に、新たにドメイン（１ドメ
インは例えば２Ｇバイト）という構成単位を追加して、
命令ドメイン・レジスタ（ＩＤＲ）と、に個のオペラン
ド・ドメイン・レジスタ （ＯＤＲｊ、ｊ＝１．２．・
・・、 ｋ、 ｋは自然数）と、プログラムからセ
ット、リセットできる命令アドレス拡張モード（Ｉ Ｅ
）ビットとオペランドアドレス拡張モード（ＯＥ）ビッ
トを設け、更にセグメント・テーブル・オリジン・レジ
スタ（ＳＴＯＲ）の他にドメイン・テーブル・オリジン
・レジスタ（ＤＴＯＲ）を設けることにより達成される
。
Ｎｉビット（３１ビツトとする）の命令カウンタをイン
クリメントした時、最上位ビットからキャリーが出る場
合、ＩＥビットが１１１ ＩＩの時にはＩＤＲの最下位
ビットに“１″を加え、ＩＥビットがｌｌ ＯＩＩの時
にはキャリーを無視する。Ｎｏビット（３１ビツトとす
る）のオペランドアドレス計算でも、最上位ビットから
キャリーが出る場合、ＯＥビットがＩｔ Ｉ ＩＩの時
、あらかじめ指定されているｉ番目のＯＤＲｊの最下位
ビットに′“１”を加え、ＩＥビットが′０′″の時、
キャリーを無視する。
クリメントした時、最上位ビットからキャリーが出る場
合、ＩＥビットが１１１ ＩＩの時にはＩＤＲの最下位
ビットに“１″を加え、ＩＥビットがｌｌ ＯＩＩの時
にはキャリーを無視する。Ｎｏビット（３１ビツトとす
る）のオペランドアドレス計算でも、最上位ビットから
キャリーが出る場合、ＯＥビットがＩｔ Ｉ ＩＩの時
、あらかじめ指定されているｉ番目のＯＤＲｊの最下位
ビットに′“１”を加え、ＩＥビットが′０′″の時、
キャリーを無視する。
アドレス変換は次のようにして行う。ＩＤＲまたはＯＤ
Ｒｊが“０″の時は、従来と同じアドレス変換を行う。
Ｒｊが“０″の時は、従来と同じアドレス変換を行う。
すなわち５ＴＯＲで示されるセグメント・テーブル（Ｓ
Ｔ）と、ＳＴエントリの指定するページ・テーブル（
ＰＴ）を参照し、ＰＴエントリ内のページフレームアド
レス（ＰＦＲＡ）と、仮想アドレスのバイトインデック
ス部を結合し、３１ビツトの実アドレスを得る。一方、
ＩＤＲまたはＯＤＲｊが１１０１１で無い時、仮想アド
レスは拡張されているため、前記ＤＴＯＲを用いてアド
レス変換を行う。
Ｔ）と、ＳＴエントリの指定するページ・テーブル（
ＰＴ）を参照し、ＰＴエントリ内のページフレームアド
レス（ＰＦＲＡ）と、仮想アドレスのバイトインデック
ス部を結合し、３１ビツトの実アドレスを得る。一方、
ＩＤＲまたはＯＤＲｊが１１０１１で無い時、仮想アド
レスは拡張されているため、前記ＤＴＯＲを用いてアド
レス変換を行う。
従来の３１ビツト・アドレスのプログラムは、ＩＥモー
ド、ＯＥモードを共に“０”にしておけば、何らプログ
ラムを変更せずに走行できる。−方、アドレスを拡張し
たプログラムおよび／またはデータを使用する時は、Ｉ
Ｅモード／○Ｅモードを“１”にし、ＩＤＲ，ＯＤＲｊ
を用いることにより、拡張されたアドレスを使用するこ
とができる。
ド、ＯＥモードを共に“０”にしておけば、何らプログ
ラムを変更せずに走行できる。−方、アドレスを拡張し
たプログラムおよび／またはデータを使用する時は、Ｉ
Ｅモード／○Ｅモードを“１”にし、ＩＤＲ，ＯＤＲｊ
を用いることにより、拡張されたアドレスを使用するこ
とができる。
以下、本発明の一実施例について図を用いて説明する。
本実施例では、命令ドメイン・レジスタ（ＩＤＲ）、オ
ペランド・ドメイン・レジスタ（ＯＤＲｊ）は共に１６
ビツトとし、ＯＤＲｊはＪ＝１゜２の２本で、○ＤＲＩ
は第１オペランド用、０ＤＲ２は第２オペランド用とし
て用いることにする。
ペランド・ドメイン・レジスタ（ＯＤＲｊ）は共に１６
ビツトとし、ＯＤＲｊはＪ＝１゜２の２本で、○ＤＲＩ
は第１オペランド用、０ＤＲ２は第２オペランド用とし
て用いることにする。
第２図は本実施例における拡張仮想アドレスで、４７ビ
ツト構成をとるとしている。ビット１６からビット４６
までの３１ビツトは従来の３１ビツト仮想アドレスと同
じで、セグメント・インデックス（ＳＸ）が１１ビツト
、ページインデックス（ｐｘ）が８ビツト、バイト・イ
ンデックス（ＢＸ）が１２ビツトで、セグメント・サイ
ズ１Ｍバイト、ページサイズが４にバイトである。これ
に。
ツト構成をとるとしている。ビット１６からビット４６
までの３１ビツトは従来の３１ビツト仮想アドレスと同
じで、セグメント・インデックス（ＳＸ）が１１ビツト
、ページインデックス（ｐｘ）が８ビツト、バイト・イ
ンデックス（ＢＸ）が１２ビツトで、セグメント・サイ
ズ１Ｍバイト、ページサイズが４にバイトである。これ
に。
本発明ではさらに１６ビツトのドメイン・インデックス
（Ｄ Ｘ）を追加する。こＮで、２ギガ（Ｇ）バイトの
大きさの仮想空間を仮想ドメインと呼ぶことにする。す
なわち、４７ビツトで表現される仮想空間は、２”＝６
４に個の１つが２Ｇバイトの大きさの仮想ドメインに分
割されている。ＤＸ部がｄの仮想ドメインを仮想ドメイ
ンｄと呼ぶことにする。
（Ｄ Ｘ）を追加する。こＮで、２ギガ（Ｇ）バイトの
大きさの仮想空間を仮想ドメインと呼ぶことにする。す
なわち、４７ビツトで表現される仮想空間は、２”＝６
４に個の１つが２Ｇバイトの大きさの仮想ドメインに分
割されている。ＤＸ部がｄの仮想ドメインを仮想ドメイ
ンｄと呼ぶことにする。
第１図は本発明の一実施例のハードウェア・ブロック図
である。
である。
まず、命令のメモリアクセスを説明する。命令アドレス
（３１ビツト）はプログラム・カウンタ（ＰＣ）１に格
納されており、実行した命令の長さは命令長コードレジ
スタ（ＩＬＣ）２に格納されている。ＰＣＩとＩＬＣ２
をｐｃ加算回路（ＰＣＡＤＤＥＲ）３によって加算する
ことで次に実行すべき命令アドレスを求める。加算結果
は出力レジスタ（ＰＣＤ）４にセットされ、さらにＰＣ
Ｉにセットされる。ＰＣＤ４の内容はメモリから命令を
フェッチするために仮想アドレスレジスタ（ＶＡＲ）５
に送られる。この仮想アドレスは、実アドレスにアドレ
ス変換するため、アドレス変換バッファ（ＴＬＢ）６を
参照する。本実施例では仮想アドレスのＳＸ部をＴＬＢ
５のアドレスとして用いることにする。ＴＬＢ６の各エ
ントリは、当該エントリが有効であることを示すＶフィ
ールド、仮想ドメインＯの時はセグメント・テーブル・
オリジン・レジスタ（ＳＴＯ）、仮想ドメイン０以外の
時はドメイン・テーブル・オリジン・レジスタ（ＤＴＯ
）が格納されるＤＴＯ／ＳＴＯフィールド、ドメイン・
インデックス（ＤＸ）、ページインデックス（Ｐ Ｘ）
フィールド、そしてページ・フレーム・リアル・アドレ
ス（ＰＦＲＡ）フィールドよりなる。プログラム実行時
の命令ドメイン、第１７第２オペランド・ドメインの値
は、ＩＤＲ７、ＯＣＲ（１）８．０ＤＲ（２）９に格納
されており、命令フェッチか、第１オペランドのリクエ
ストか第２オペランドのリクエストかによって、これら
３レジスタのいずれかの出力が選択される。この選択後
のドメイン番号が０かどうかをオール検出回路１０で検
出し、ドメインＯの場合にはＳＴＯレジスタ（ＳＴＯＲ
）１１を、ドメインがＯでない場合にはＤＴ○レジスタ
（ＤＴ、０Ｒ）１２を選択する。
（３１ビツト）はプログラム・カウンタ（ＰＣ）１に格
納されており、実行した命令の長さは命令長コードレジ
スタ（ＩＬＣ）２に格納されている。ＰＣＩとＩＬＣ２
をｐｃ加算回路（ＰＣＡＤＤＥＲ）３によって加算する
ことで次に実行すべき命令アドレスを求める。加算結果
は出力レジスタ（ＰＣＤ）４にセットされ、さらにＰＣ
Ｉにセットされる。ＰＣＤ４の内容はメモリから命令を
フェッチするために仮想アドレスレジスタ（ＶＡＲ）５
に送られる。この仮想アドレスは、実アドレスにアドレ
ス変換するため、アドレス変換バッファ（ＴＬＢ）６を
参照する。本実施例では仮想アドレスのＳＸ部をＴＬＢ
５のアドレスとして用いることにする。ＴＬＢ６の各エ
ントリは、当該エントリが有効であることを示すＶフィ
ールド、仮想ドメインＯの時はセグメント・テーブル・
オリジン・レジスタ（ＳＴＯ）、仮想ドメイン０以外の
時はドメイン・テーブル・オリジン・レジスタ（ＤＴＯ
）が格納されるＤＴＯ／ＳＴＯフィールド、ドメイン・
インデックス（ＤＸ）、ページインデックス（Ｐ Ｘ）
フィールド、そしてページ・フレーム・リアル・アドレ
ス（ＰＦＲＡ）フィールドよりなる。プログラム実行時
の命令ドメイン、第１７第２オペランド・ドメインの値
は、ＩＤＲ７、ＯＣＲ（１）８．０ＤＲ（２）９に格納
されており、命令フェッチか、第１オペランドのリクエ
ストか第２オペランドのリクエストかによって、これら
３レジスタのいずれかの出力が選択される。この選択後
のドメイン番号が０かどうかをオール検出回路１０で検
出し、ドメインＯの場合にはＳＴＯレジスタ（ＳＴＯＲ
）１１を、ドメインがＯでない場合にはＤＴ○レジスタ
（ＤＴ、０Ｒ）１２を選択する。
命令フェッチではＩＤＲ７が選択されており、ＩＤＲ７
とＴＬＢ６のＤＸフィールド、５ＴＯＲ１１又はＤＴＯ
Ｒ１２とＴＬＢ６のＤＴＯ／ＳＴ０フィー／ｌ／ド、Ｖ
ＡＲ５のｐｘ部とＴＬＢ６のＰＸフィールドの一致を比
較回路１３，１４．１５で検出し、かつＴＬＢ６のＶフ
ィールドが“１”の時、アンドゲート２５の出力ＨＩＴ
が“１″となる。この場合、ＴＬＢ６に目的のアドレス
変換対が登録されている（ヒツトした）と判定され、Ｔ
ＬＢ６のＰＦＲＡフィールドの内容を実アドレスレジス
タ（ＲＡＲ）１６の上位にセットし、該ＲＡＲ１６の下
位にＶＡＲ５の下位をセットする。
とＴＬＢ６のＤＸフィールド、５ＴＯＲ１１又はＤＴＯ
Ｒ１２とＴＬＢ６のＤＴＯ／ＳＴ０フィー／ｌ／ド、Ｖ
ＡＲ５のｐｘ部とＴＬＢ６のＰＸフィールドの一致を比
較回路１３，１４．１５で検出し、かつＴＬＢ６のＶフ
ィールドが“１”の時、アンドゲート２５の出力ＨＩＴ
が“１″となる。この場合、ＴＬＢ６に目的のアドレス
変換対が登録されている（ヒツトした）と判定され、Ｔ
ＬＢ６のＰＦＲＡフィールドの内容を実アドレスレジス
タ（ＲＡＲ）１６の上位にセットし、該ＲＡＲ１６の下
位にＶＡＲ５の下位をセットする。
このＲＡＲ１６の実アドレスはメモリ（図示せず）に送
られ、命令がフェッチされる。
られ、命令がフェッチされる。
次にオペランドのメモリリクエストについて説明する。
オペランドアドレス（３１ビツト）はペースレジスタ（
ＢＲ）とインデックスレジスタ（ＸＲ）とディスプレー
スメント（Ｄ）をアドレス加算器（ＡＤＲＡＤＤＥＲ）
１７で加算して得、二の結果をＶＡＲ５にセットする。
ＢＲ）とインデックスレジスタ（ＸＲ）とディスプレー
スメント（Ｄ）をアドレス加算器（ＡＤＲＡＤＤＥＲ）
１７で加算して得、二の結果をＶＡＲ５にセットする。
以下、ＴＬＢ６を参照し実アドレスを求める過程は前述
の命令フェッチと同じなので省略する。たゾし、ＩＤＲ
７の代わりにＯＤＲ（１）８ （第１オペランドアクセ
ス時）又はＯＤＲ（２）９ （第２オペランドアクセス
時）が選ばれるところだけが命令フェッチと異なる。
の命令フェッチと同じなので省略する。たゾし、ＩＤＲ
７の代わりにＯＤＲ（１）８ （第１オペランドアクセ
ス時）又はＯＤＲ（２）９ （第２オペランドアクセス
時）が選ばれるところだけが命令フェッチと異なる。
次にアドレス拡張モードについて述べる。命令アドレス
拡張モードピット（ＩＥ）１８、オペランド・アドレス
拡張モードピット（ＯＥ）１９は、共にプログラムの指
示により、マイクロプログラム制御部（ＭＰＣ）２０を
介してセット／リセットができる。ＩＥ１８が１”の時
、ＰＣＡＤＤＥＲ３の最上位ビットからキャリーが発生
（桁上りが発生）すると、ＭＰＣ２０にアンドゲート２
６を介して信号が送られ、ＩＤＲ更新マイク。
拡張モードピット（ＩＥ）１８、オペランド・アドレス
拡張モードピット（ＯＥ）１９は、共にプログラムの指
示により、マイクロプログラム制御部（ＭＰＣ）２０を
介してセット／リセットができる。ＩＥ１８が１”の時
、ＰＣＡＤＤＥＲ３の最上位ビットからキャリーが発生
（桁上りが発生）すると、ＭＰＣ２０にアンドゲート２
６を介して信号が送られ、ＩＤＲ更新マイク。
プログラムが起動され、ＩＤＲ７の値にＩｔ Ｉ ＩＩ
を加算する。同様に０Ｅ１９が１の時に、ＡＤＲＡＤＤ
ＥＲ１７の最上位ビットからキャリーが発生する、ＭＰ
Ｃ２０にアンドゲート２７を介して信号が送られ、ＯＤ
Ｒ更新マイクロプログラムが起動され、第１オペランド
アクセス時は０ＤＲ（１）８の値、第２オペランドアク
セス時はＯＤＲ（２）９の値に１１１ ＩＩを加算する
。このときのＬＬ Ｉ ＩＩの加算の結果、ＩＤＲ，０
ＤＲＩ又は０ＤＲ２の最上位からキャリーが発生する場
合はプログラム割込ｇを発生させる。
を加算する。同様に０Ｅ１９が１の時に、ＡＤＲＡＤＤ
ＥＲ１７の最上位ビットからキャリーが発生する、ＭＰ
Ｃ２０にアンドゲート２７を介して信号が送られ、ＯＤ
Ｒ更新マイクロプログラムが起動され、第１オペランド
アクセス時は０ＤＲ（１）８の値、第２オペランドアク
セス時はＯＤＲ（２）９の値に１１１ ＩＩを加算する
。このときのＬＬ Ｉ ＩＩの加算の結果、ＩＤＲ，０
ＤＲＩ又は０ＤＲ２の最上位からキャリーが発生する場
合はプログラム割込ｇを発生させる。
次に、目的のアドレス変換対がＴＬＢ６に登録されてい
ない時に発生するアドレス変換（ＡＴ）過程について述
べる。
ない時に発生するアドレス変換（ＡＴ）過程について述
べる。
ＴＬＢ６がヒツトしないと、アドレス変換制御部（ＡＴ
Ｃ）２１により、アドレス変換（ＡＴ）が起動される。
Ｃ）２１により、アドレス変換（ＡＴ）が起動される。
ＡＴＣ３１には、ＩＤＲ７１０ＤＲ（１）８１０ＤＲ（
２）９のドメインかＯか否かの信号がオールＯ検出回路
１０より入力されており、ドメインＯの場合には、従来
の３１ピツ１へ・アーキテクチャのアドレス変換を行い
、ドメインがＯで無い場合には拡張アドレス用変換を行
う。
２）９のドメインかＯか否かの信号がオールＯ検出回路
１０より入力されており、ドメインＯの場合には、従来
の３１ピツ１へ・アーキテクチャのアドレス変換を行い
、ドメインがＯで無い場合には拡張アドレス用変換を行
う。
まず従来のアドレス変換を説明する。アドレス変換対象
の仮想アドレスはＶＡＲ５から変換アドレスレジスタ（
ＴＡＲ）２２に移されている。５ＴＯＲＩ １（７）Ｓ
ＴＯとＴＡＲ２２内（７）ＳＸをアドレス変換加算器（
ＡＴ ＡＤＤＥＲ）２３で加算し、ＲＡＲ１６にセッ
トし、メモリからセグメント・テーブル（ＳＴ）をフェ
ッチする。ＳＴエントリは、テーブルレジスタ（ＴＢＲ
）２４にセットされる。ＳＴエントリのフォーマットを
第５図に示す。ＴＢＲ２４にセットされているＳＴエン
トリのＰＴＯとＴＡＲ２２のｐｘ部をＡＴ ＡＤＤＥ
Ｒ２３で加算し、ＲＡＲ１６にセットし、メモリからペ
ージテーブル（ＰＴ）をフェッチし、ＴＢＲ２４にセッ
トする。ＰＴエントリ内のＰＦＲＡとＴＡＲ２２のＢＸ
部を結合して、実アドレスが求まり、ＲＡＲ１６にセッ
トされる。ＲＡＲ１６のＰＦＲＡ部と５ＴＯＲＩＩと、
ＩＤＲ７又はＯＤＲ（１）８又はＯＤＲ（２）９と、Ｔ
ＡＲ２２のＰＸ部をＴＬＢ６に登録する。この時ＴＬＢ
６の該エントリのＶを“１”にする。
の仮想アドレスはＶＡＲ５から変換アドレスレジスタ（
ＴＡＲ）２２に移されている。５ＴＯＲＩ １（７）Ｓ
ＴＯとＴＡＲ２２内（７）ＳＸをアドレス変換加算器（
ＡＴ ＡＤＤＥＲ）２３で加算し、ＲＡＲ１６にセッ
トし、メモリからセグメント・テーブル（ＳＴ）をフェ
ッチする。ＳＴエントリは、テーブルレジスタ（ＴＢＲ
）２４にセットされる。ＳＴエントリのフォーマットを
第５図に示す。ＴＢＲ２４にセットされているＳＴエン
トリのＰＴＯとＴＡＲ２２のｐｘ部をＡＴ ＡＤＤＥ
Ｒ２３で加算し、ＲＡＲ１６にセットし、メモリからペ
ージテーブル（ＰＴ）をフェッチし、ＴＢＲ２４にセッ
トする。ＰＴエントリ内のＰＦＲＡとＴＡＲ２２のＢＸ
部を結合して、実アドレスが求まり、ＲＡＲ１６にセッ
トされる。ＲＡＲ１６のＰＦＲＡ部と５ＴＯＲＩＩと、
ＩＤＲ７又はＯＤＲ（１）８又はＯＤＲ（２）９と、Ｔ
ＡＲ２２のＰＸ部をＴＬＢ６に登録する。この時ＴＬＢ
６の該エントリのＶを“１”にする。
次にドメインがＯで無い場合の拡張アドレス変換につい
て述べる。ドメインがＯで無い時は、５ＴＯＲＩＩでは
無＜ＤＴＯＲ１２が選ばられている。第３図にＤＴＯＲ
１２のフォーマットを示す。
て述べる。ドメインがＯで無い時は、５ＴＯＲＩＩでは
無＜ＤＴＯＲ１２が選ばられている。第３図にＤＴＯＲ
１２のフォーマットを示す。
ＤＴＯＲ１２のＤＴＯ部とＩＤＲ７１０ＤＲ（１）８１
０ＤＲ（２）９の出力のドメインインデックス値をＡＴ
ＡＤＤＥＲ２３で加算し、ドメイン・テーブル（Ｄ
Ｔ）アドレスを求め、メモリからＤＴをフェッチする
。ＤＴエントリは、ＴＢＲ２４にセットされる。ＤＴエ
ントリのフォーマットを第４図に示すが、これは従来ア
ーキテクチャのセグメントテーブル（ＳＴ）ディスティ
ネーションのフォーマットに、インバリッドビットＩを
追加したフォーマットにしである。次にＤＴエントリの
ＳＴＯ部を従来のアドレス変換時の５ＴＯＲ１１の代わ
りに用いて、前述と同様のアドレス変換動作を行う。た
ゾし、従来のアドレス変換がＳＴ、ＰＴの２つのテーブ
ルを参照するのに対し、拡張アドレス変換では、ＤＴ、
ＳＴ、ＰＴの３テーブルを参照する。また、実アドレス
も拡張しているため、ページテーブルを８バイトに拡張
し、第６図に示すフォーマットに変更しである。ＰＦＲ
Ａは３５ビツトである。また、ＴＬＢ６には５ＴＯＲ１
１の代わりにＤＴＯＲ１２が登録される。
０ＤＲ（２）９の出力のドメインインデックス値をＡＴ
ＡＤＤＥＲ２３で加算し、ドメイン・テーブル（Ｄ
Ｔ）アドレスを求め、メモリからＤＴをフェッチする
。ＤＴエントリは、ＴＢＲ２４にセットされる。ＤＴエ
ントリのフォーマットを第４図に示すが、これは従来ア
ーキテクチャのセグメントテーブル（ＳＴ）ディスティ
ネーションのフォーマットに、インバリッドビットＩを
追加したフォーマットにしである。次にＤＴエントリの
ＳＴＯ部を従来のアドレス変換時の５ＴＯＲ１１の代わ
りに用いて、前述と同様のアドレス変換動作を行う。た
ゾし、従来のアドレス変換がＳＴ、ＰＴの２つのテーブ
ルを参照するのに対し、拡張アドレス変換では、ＤＴ、
ＳＴ、ＰＴの３テーブルを参照する。また、実アドレス
も拡張しているため、ページテーブルを８バイトに拡張
し、第６図に示すフォーマットに変更しである。ＰＦＲ
Ａは３５ビツトである。また、ＴＬＢ６には５ＴＯＲ１
１の代わりにＤＴＯＲ１２が登録される。
本実施例では、拡張アドレス変換を３テ一ブル方式とし
たが、２テ一ブル方式でもよい。また、０でないドメイ
ンの場合も、セグメント、ページのサイズを従来と同じ
としたが、２Ｇバイト以上の拡張空間では従来のセグメ
ント、ページのサイズを変えたり、あるいはページの概
念を無くしてセグメントをページング／アドレス変換対
象の最小単位とする方式も考えられる。この場合には、
ドメイン・テーブルとセグメント・テーブルの２テ一ブ
ル方式となる。
たが、２テ一ブル方式でもよい。また、０でないドメイ
ンの場合も、セグメント、ページのサイズを従来と同じ
としたが、２Ｇバイト以上の拡張空間では従来のセグメ
ント、ページのサイズを変えたり、あるいはページの概
念を無くしてセグメントをページング／アドレス変換対
象の最小単位とする方式も考えられる。この場合には、
ドメイン・テーブルとセグメント・テーブルの２テ一ブ
ル方式となる。
追加命令は、少なくともＩＤＲ７、○ＲＤ （１）８．
０ＤＲ（２）９に任意の値をロードする命令でよい。Ｉ
Ｅ１８，０Ｅ２９はｐｓｗ （プログラム状態語）の現
在未使用のビットを用いれば、Ｌｐｓｗ命令で設定でき
る。
０ＤＲ（２）９に任意の値をロードする命令でよい。Ｉ
Ｅ１８，０Ｅ２９はｐｓｗ （プログラム状態語）の現
在未使用のビットを用いれば、Ｌｐｓｗ命令で設定でき
る。
本実施例によれば、少ないハードウェアの追加で、３１
ビツトを越える仮想／実アドレス空間を使用でき、しか
も命令アドレス／オペランドアドレス共にアドレス拡張
が可能である。例えば、図示のように仮想アドレスと実
アドレスを４７ビツトに拡張しても、４７ビツトのアド
レスが必要なハードウェアはＲＡＲ１６、ＴＢＲ２４だ
けであり、追加するレジスタは各々１６ビツト構成のＤ
ＴＯＲ１２とＩＤＲ７、ＯＤＲ（１）８．０ＤＲ（２）
９及び各１ビツトのＩＥ１８．０Ｅ１９（各１ビツト）
である。ＰＣＡＤＤＥＲ３やＡＤＲＡＤＤＥＲ１７は共
に従来と同じ３１ビツトでよく、またドメインテーブル
などのアドレス変換テーブルをドメイン０の実アドレス
空間に限定して置くことにより、ＡＴ ＡＤＤＥＲも
従来と同じ３１ビツトでよい。
ビツトを越える仮想／実アドレス空間を使用でき、しか
も命令アドレス／オペランドアドレス共にアドレス拡張
が可能である。例えば、図示のように仮想アドレスと実
アドレスを４７ビツトに拡張しても、４７ビツトのアド
レスが必要なハードウェアはＲＡＲ１６、ＴＢＲ２４だ
けであり、追加するレジスタは各々１６ビツト構成のＤ
ＴＯＲ１２とＩＤＲ７、ＯＤＲ（１）８．０ＤＲ（２）
９及び各１ビツトのＩＥ１８．０Ｅ１９（各１ビツト）
である。ＰＣＡＤＤＥＲ３やＡＤＲＡＤＤＥＲ１７は共
に従来と同じ３１ビツトでよく、またドメインテーブル
などのアドレス変換テーブルをドメイン０の実アドレス
空間に限定して置くことにより、ＡＴ ＡＤＤＥＲも
従来と同じ３１ビツトでよい。
以上の明から明らかな如く、本発明によれば、現在のア
ーキテクチャと互換性を保ちつ＼、また追加されるハー
ドウェア量を少なく、制御も容易なアドレス拡張を行う
ことができる。
ーキテクチャと互換性を保ちつ＼、また追加されるハー
ドウェア量を少なく、制御も容易なアドレス拡張を行う
ことができる。
第１図は本発明の一実施例のブロック図、第２図は本発
明による拡張仮想アドレスのフォーマット例を示す図、
第３図はドメイン・テーブル・オリジン・レジスタのフ
ォーマット例を示す図、第４図はドメイン・テーブル・
エントリのフォーマット例を示す図、第５図はセグメン
ト・テーブル・エントリのフォーマット例を示す図、第
６図は拡張ページ・テーブル・エントリのフォーマット
例を示す図である。 １・・・プログラム・カウンタ、 ２・・・命令長コードレジスタ、 ３・・・ｐｃ加算回路、 ５・・・仮想アドレスレジスタ、 ６・・・アドレス変換バッファ ７・・・命令ドメインレジスタ、 ８．９・・・オペランド・ドメイン・レジスタ、１１・
・・ＳＴＯレジスタ、 １２・・・ＤＴＯレジスタ、 １６・・・実アドレスレジスタ、 １７・・・アドレス加算回路、 １８・・・命令アドレス拡張ビット。 １９・・・オペランドアドレス拡張ビット、２０・・・
マイクロプログラム制御部、２１・・・アドレス変換制
御部、 ２２・・・変換アドレスレジスタ、 ２３・・・ＡＴ加算回路。 ２４・・・テーブルレジスタ。 第２図 第３図 第４図 第５図 第６図
明による拡張仮想アドレスのフォーマット例を示す図、
第３図はドメイン・テーブル・オリジン・レジスタのフ
ォーマット例を示す図、第４図はドメイン・テーブル・
エントリのフォーマット例を示す図、第５図はセグメン
ト・テーブル・エントリのフォーマット例を示す図、第
６図は拡張ページ・テーブル・エントリのフォーマット
例を示す図である。 １・・・プログラム・カウンタ、 ２・・・命令長コードレジスタ、 ３・・・ｐｃ加算回路、 ５・・・仮想アドレスレジスタ、 ６・・・アドレス変換バッファ ７・・・命令ドメインレジスタ、 ８．９・・・オペランド・ドメイン・レジスタ、１１・
・・ＳＴＯレジスタ、 １２・・・ＤＴＯレジスタ、 １６・・・実アドレスレジスタ、 １７・・・アドレス加算回路、 １８・・・命令アドレス拡張ビット。 １９・・・オペランドアドレス拡張ビット、２０・・・
マイクロプログラム制御部、２１・・・アドレス変換制
御部、 ２２・・・変換アドレスレジスタ、 ２３・・・ＡＴ加算回路。 ２４・・・テーブルレジスタ。 第２図 第３図 第４図 第５図 第６図
Claims (3)
- （１）Ｎｉビットの命令アドレス、Ｎｏビットのオペラ
ンドアドレスを採用する情報処理装置において、Ｍｉビ
ットの命令ドメイン・レジスタ（ＩＤＲ）と、オペラン
ド用にＭｏビットから成るｋ種類（ｋは自然数）のオペ
ランド・ドメイン・レジスタ（ＯＤＲｊ、ｊ＝１、２、
・・・、ｋ）を設け、ＩＤＲまたはＯＤＲｊが０でない
時は、（Ｍｉ＋Ｎｉ）ビットまたは（Ｍｏ＋Ｎｏ）ビッ
トの命令アドレスまたはオペランドアドレスとして扱う
ことを特徴とするアドレス拡張方式。 - （２）命令拡張モードビット（ＩＥビット）を設け、Ｎ
ｉビットの命令カウンタの最上位ビットから桁上りが生
じる場合、前記ＩＥビットが“１”の時には、前記ＩＤ
Ｒの最下位ビットに１を加算し、“０”の時にはＭｉビ
ットの命令カウンタからの桁上りを無視することを特徴
とする特許請求の範囲第１項記載のアドレス拡張方式。 - （３）オペランド拡張モードビット（ＯＥビット）を設
け、オペランドアドレス計算でＭｏビットのオペランド
アドレスの最上位ビットから桁上りが生じる場合、前記
ＯＥビットが“１”の時には該オペランドアドレスに対
応付けられたＯＤＲｊの最下位ビットに“１”を加算し
、“０”の時には桁上りを無視することを特徴とする特
許請求の範囲第１項記載のアドレス拡張方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250913A JP2507756B2 (ja) | 1987-10-05 | 1987-10-05 | 情報処理装置 |
| US07/252,815 US5023777A (en) | 1987-10-05 | 1988-10-03 | Information processing system using domain table address extension for address translation without software modification |
| DE3833933A DE3833933C2 (de) | 1987-10-05 | 1988-10-05 | Informationsverarbeitungseinrichtung mit einer Adressenerweiterungsfunktion |
| US07/664,099 US5287475A (en) | 1987-10-05 | 1991-03-04 | Data processing apparatus operable in extended or unextended virtual address spaces without software modification |
| US08/153,612 US5426751A (en) | 1987-10-05 | 1993-11-17 | Information processing apparatus with address extension function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250913A JP2507756B2 (ja) | 1987-10-05 | 1987-10-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193847A true JPH0193847A (ja) | 1989-04-12 |
| JP2507756B2 JP2507756B2 (ja) | 1996-06-19 |
Family
ID=17214885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250913A Expired - Lifetime JP2507756B2 (ja) | 1987-10-05 | 1987-10-05 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5023777A (ja) |
| JP (1) | JP2507756B2 (ja) |
| DE (1) | DE3833933C2 (ja) |
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| JPH05233453A (ja) * | 1991-12-06 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | 大規模仮想アドレス空間の提供装置及びアドレス変換方法 |
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| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
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| FR2629930B1 (fr) * | 1988-04-12 | 1991-03-15 | Labo Electronique Physique | Procede et unite de gestion de mots d'adresse |
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| JP2858795B2 (ja) * | 1989-07-14 | 1999-02-17 | 株式会社日立製作所 | 実記憶割り当て方法 |
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-
1987
- 1987-10-05 JP JP62250913A patent/JP2507756B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-03 US US07/252,815 patent/US5023777A/en not_active Expired - Lifetime
- 1988-10-05 DE DE3833933A patent/DE3833933C2/de not_active Expired - Lifetime
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- 1991-03-04 US US07/664,099 patent/US5287475A/en not_active Expired - Lifetime
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1993
- 1993-11-17 US US08/153,612 patent/US5426751A/en not_active Expired - Lifetime
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| US5287475A (en) | 1994-02-15 |
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| DE3833933C2 (de) | 1996-06-27 |
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