JPH0523450B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、中央処理装置（以下、CPUという）
と周辺装置との間に設けられそれらの間のデータ
転送を円滑に行なう並列入出力型のインタフエー
ス回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば
第２図及び第３図のようなものがあつた。以下、
その構成を説明する。

第２図は従来のインタフエース回路の一構成例
を示す概略構成図である。

第２図において、１はマイクロコンピユータ等
における４ビツトのCPUで、このCPU１は制御
部、演算部及びレジスタ部等で構成されている。
２はCPU１で制御される周辺装置で、この周辺
装置２は外部記憶装置、カード読取り装置、プリ
ンタ等で構成されている。CPU１と周辺装置２
との間には、それらの間のデータ転送を円滑に行
なうためのインタフエース回路３が設けられてい
る。

インタフエース回路３は、デコーダ１０、ラツ
チ回路１１、修正回路１２、判定回路１３、ラツ
チ回路１４，１５及び３ステートバツフア１６，
１７等を備えている。

デコーダ１０は、CPU１から与えられるアド
レス等の２ビツトバイナリ制御信号（第１の制御
信号）Ｃ１，Ｃ２を解読して４本の出力信号CO
１〜CO４を出力する。ラツチ回路１１は、出力
信号CO１〜CO３を一時保持し、それを所定のタ
イミングで出力して周辺装置２に与える。修正回
路１２は、出力信号CO４を入力し、所定のタイ
ミングでタイミング信号TSを出力して判定回路
１３に与える。判定回路１３は、タイミング信号
TSとCPU１から与えられる制御信号（第２の制
御信号）CSとを入力して切換え信号を出力する。
ラツチ回路１４，１５は、判定回路１３から出力
される切換え信号に基づき、CPU１から出力さ
れる４本のデータ信号Ｄ０〜Ｄ３を一時保持し、
それを所定のタイミングで出力信号Ｄ１０〜Ｄ１
３，Ｄ２０〜Ｄ２３として出力し、周辺装置２に
与える。また、３ステートバツフア１６，１７
は、判定回路１３から出力される切換え信号に基
づき出力状態が切換えられる回路で、周辺装置２
から出力されるステータス信号Ｄ３０〜Ｄ３３，
Ｄ４０〜Ｄ４３を所定のタイミングで入力し、そ
れをCPU１へ与える回路である。

４ビツトのCPU１で８ビツトのデータ信号を
周辺装置２へ転送する場合、CPU１は先ず下位
４ビツトのデータ信号を出力し、次いで上位４ビ
ツトのデータ信号を出力する。すると、インタフ
エース回路３では下位と上位のデータ信号の判別
を行なつてそれらをラツチ回路１５，１４に一時
保持し、所定のタイミングで周辺装置２へ与え
る。周辺装置２から出力されるステータス信号Ｄ
３０〜Ｄ３３，Ｄ４０〜Ｄ４３は、３ステートバ
ツフア１６，１７を介して所定のタイミングで
CPU１側へ転送される。

第３図は第２図のインタフエース回路３のより
詳細な回路図である。

第３図において、２１〜２３はCPU１に接続
される入力端子、２４〜２７はCPU１に接続さ
れる入出力端子、２８〜３８は周辺装置２に接続
される出力端子、３９〜４６は周辺装置２に接続
される入力端子である。そのうち、入力端子２
１，２２はデコーダ１０に接続され、そのデコー
ダ１０へ制御信号Ｃ１，Ｃ２を与える。入力端子
２３は、判定回路１３に接続され、その判定回路
１３へ制御信号CSを与える。入出力端子２４〜
２７は、ラツチ回路１４，１５及び３ステートバ
ツフア１６，１７に接続され、CPU１とラツチ
回路１４，１５及び３ステートバツフア１６，１
７との間で信号の授受を行なう。出力端子２８〜
３０は、ラツチ回路１１に接続され、そのラツチ
回路１１の出力信号を周辺装置２へ与える。出力
端子３１〜３４，３５〜３８はラツチ回路１４，
１５に接続され、そのラツチ回路１４，１５の出
力信号Ｄ１０〜Ｄ１３，Ｄ２０〜Ｄ２３を周辺装
置２へ与える。入力端子３９〜４２，４３〜４６
は３ステートバツフア１６，１７に接続され、周
辺装置２の出力であるステータス信号Ｄ３０〜Ｄ
３３，Ｄ４０〜Ｄ４３をその３ステートバツフア
１６，１７へ与える。ステータス信号のうち、信
号Ｄ３０は周辺装置２の動作中を示すビジー信号
である。

デコーダ１０は、２本の制御信号Ｃ１，Ｃ２を
入力し、それを解読して４本の出力信号CO１〜
CO４を出力する。出力信号CO１〜CO４のうち、
出力信号CO１，CO２は、ラツチ回路１１へ与え
られる選択信号、出力信号CO３はCPU１の書込
み動作を示す書込み動作信号、出力信号CO４は
修正回路１２等へ与えられるステータス読出し信
号である。

ステータス読出し信号CO４が与えられる修正
回路１２は、インバータ５１及びアンドゲート
（以下、ANDゲートという）５２からなる立上り
微分回路で構成されている。インバータ５１はス
テータス読出し信号CO４を反転し、ANDゲート
５２に与える。ANDゲート５２はその反転信号
CO４とステータス読出し信号CO４との論理積を
とり、タイミング信号TSを出力して判定回路１
３に与える。

判定回路１３は、Ｔ型フリツプフロツプ回路
（以下、Ｔ−FFという）５３、及びANDゲート
５４，５５を備えている。Ｔ−FF５３は、デー
タ入力端Ｄ、クロツク入力端Ｃ、リセツト入力端
Ｒ、及び出力端Ｑ，を有し、そのデータ入力端
Ｄが反転出力端に、そのクロツク入力端Ｃが入
力端子２３に、そのリセツト入力端Ｒが、AND
ゲート５２の出力端にそれぞれ接続されている。
一方のANDゲート５４はその入力端がＴ−FF５
３の出力端Ｑと入力端子２３とに接続され、他方
のANDゲート５５はその入力端がＴ−FF５３の
反転出力端と入力端子２３とに接続されてい
る。

また、第３図の回路には、ラツチ回路１１，１
４，１５及び３ステートバツフア１６，１７の動
作を切換えるためのANDゲート６１〜６５及び
インバータ６６が設けられている。ANDゲート
６１は、ANDゲート５５の出力信号とステータ
ス読取出し信号CO４との論理積をとり、出力切
換えのための制御信号CS２を３ステートバツフ
ア１７に与える。ANDゲート６２は、ANDゲー
ト５４の出力信号とステータス読出し信号CO４
との論理積をとり、制御信号CS１を３ステート
バツフア１６に与える。ANDゲート６３は、
ANDゲート５５の出力信号、書込み動作信号CO
３、及びインバータ６６で反転された反転ビジー
信号３０の論理積をとり、ラツチ信号RS１を
ラツチ回路１５に与える。ANDゲート６４は、
ANDゲート５４の出力信号、書込み動作信号CO
３、反転ビジー信号３０の論理積をとり、ラツ
チ信号RS２をラツチ回路１４へ与える。ANDゲ
ート６５は、ANDゲート５４の出力信号と反転
ビジー信号３０との論理積をとり、ラツチ信号
RS３をラツチ回路１１に与える。

次に動作について説明する。

先ず、CPU１から下位４ビツトと上位４ビツ
トの各データ信号Ｄ０〜Ｄ３が順次出力されると
共に、アドレス選択等のための制御信号Ｃ１，Ｃ
２とデータ転送の実行（または起動）を示す制御
信号CSとが出力されると、これらの信号Ｃ１，
Ｃ２，CS，Ｄ０〜Ｄ３がインタフエース回路３
に入力される。

下位４ビツトのデータ信号Ｄ０〜Ｄ３は、下位
のラツチ回路１５に取込まれて出力信号Ｄ２０〜
Ｄ２３として出力され、上位４ビツトのデータ信
号Ｄ０〜Ｄ３は、上位のラツチ回路１４に取込ま
れて出力信号Ｄ１０〜Ｄ１３として出力され、そ
れぞれ周辺装置２へ与えられる。

ここで、データ信号Ｄ０〜Ｄ３の上位と下位の
切換えは、判定回路１３によつて行なわれる。す
なわち、Ｔ−FF５３の出力端ＱがＬレベルのと
きには、ANDゲート５４が非選択状態で、AND
ゲート５５が選択状態になり、出力端ＱがＨレベ
ルのときには、ANDゲート５４が選択状態、
ANDゲート５５が非選択状態となる。Ｔ−FF５
３の出力反転は、制御信号CSのパルスの後縁で
行なわれる。

今、ANDゲート５４が選択されている時、制
御信号CSのパルスが入力されると、上位４ビツ
トのデータ信号Ｄ０〜Ｄ３が上位のラツチ回路１
４に取込まれるだけでなく、ラツチ回路１１もデ
コーダ１０の出力信号CO１〜CO３を読込んでそ
れを出力端子２８〜３０を介して周辺装置２へ与
える。すると、周辺装置２は読込み動作中を示す
ビジーフラグをＨレベル状態にし、Ｈレベルのビ
ジー信号Ｄ３０を入力端子３９に与える。ビジー
信号Ｄ３０は、インバータ６６で反転され、ラツ
チ信号RS１〜RS３を作るANDゲート６３〜６
５に入力されるため、そのANDゲート６３〜６
５が非選択状態となる。そのため、周辺装置２の
内部動作が終了してビジー信号Ｄ３０がＬレベル
になるまで、ラツチ回路１１，１４，１５には新
しい入力信号がラツチされないことになる。

従つて、CPU１は、ステータス読出しのため
の制御信号Ｃ１，Ｃ２，CSを出力してインタフ
エース回路３に与え、周辺装置２に入力された上
位４ビツトのデータ信号Ｄ０〜Ｄ３をステータス
信号Ｄ３０〜Ｄ３３として上位の３ステートバツ
フア１６を介して読出す時、入出力端子２４より
ビジー信号Ｄ３０を読出せるので、そのビジー信
号Ｄ３０がＬレベルになつていることを確認しな
がら、新しいデータ信号Ｄ０〜Ｄ３をインタフエ
ース回路３を通して周辺装置２へ転送することに
なる。

ここで、CPU１から周辺装置２へ、下位４ビ
ツトと上位４ビツトからなる１組のデータ信号Ｄ
０〜Ｄ３の転送を行なう時、インタフエース回路
３で初めのデータ信号転送を上位データと認識す
ると、上位と下位のデータのとりちがいにより、
誤データ転送となつてしまう。

これを防止するため、従来回路では修正回路１
２を設けている。CPU１からステータス読出し
のための制御信号Ｃ１，Ｃ２が出力され、それが
デコーダ１０に与えられると、修正回路１２はデ
コーダ１０の出力信号CO４を読込み、Ｈレベル
のタイミング信号TSを出力してＴ−FF５３をリ
セツトし、下位４ビツトのデータ信号の読出しか
ら行なうように動作する。このように、修正回路
１２は、CPU１の下位転送、上位転送を決定す
るＴ−FF５３の初期化を行なうようになつてい
た。

（発明が解決しようとする問題点） しかしながら、上記構成のインタフエース回路
３では、修正回路１２がインバータ５１及び
ANDゲート５２からなる微分回路で構成されて
いるため、次のような問題点があつた。

インバータ５１の伝播遅延時間は、製造ばら
つきがあるため、ANDゲート５２から出力さ
れるタイミング信号TSにおいて、Ｔ−FF５３
をリセツトするのに十分なパルス幅が得られな
いことがある。そのため、下位４ビツト及び上
位４ビツトの順にデータ転送をしたつもりが、
転送先のインタフエース回路３側で、上位４ビ
ツト及び下位４ビツトと誤つた判断をし、いわ
ゆる転送ビツトずれが発生するという問題があ
つた。

CPU１に他のインタフエース回路及び周辺
装置を接続した場合、CPU１のプログラムの
関係で、１回目と２回目のステータス読出しの
中間において他の周辺装置を駆動した時、イン
タフエース回路３に制御信号CSを入力しない
場合（例えば、チツプセレクト選択を外部で行
なつたときには制御信号CSがインタフエース
回路３に入力されない）でも、２回目のステー
タス読出しの時に、ANDゲート５２の出力と
してタイミング信号TSが発生してＴ−FF５３
がリセツトされるため、転送ビツトずれが発生
するという問題点があつた。

本発明は、前記従来技術が持つていた問題点と
して、インバータ５１の製造ばらつきと、他のイ
ンタフエース回路及び周辺装置とによる転送ビツ
トずれの発生の点について解決したインタフエー
ス回路を提供するものである。

（問題を解決するための手段） 本発明は、前記問題点を解決するために、判定
回路及び修正回路を有するインタフエース回路に
において、前記修正回路を次のように構成してい
る。

ここで、判定回路は、書込み及び読出し命令を
含んだ第１の制御信号とデータ信号転送の実行を
示す第２の制御信号とを出力すると共に、ｎビツ
ト（ｎは自然数）のデータ信号を入出力する機能
を持つたCPUから、ｎ×ｎビツトのデータ信号
を周辺装置へ転送する際、該第２の制御信号に基
づき、第１のｎビツトのデータ信号、第２のｎビ
ツトのデータ信号と順次転送し、かつこれら第１
及び第２のｎビツトのデータ信号の転送を切換え
る機能を有している。修正回路は、前記周辺装置
に転送された前記データ信号のステータスを、前
記第１の制御信号に基づき前記周辺装置から前記
CPUへ読出す際、前記第１と第２のｎビツトの
データ信号のとりちがいを修正するためにタイミ
ング信号によつて前記判定回路の転送切換え動作
をリセツト状態にする回路である。

そして、本発明の修正回路では、前記周辺装置
の動作中において前記第２の制御信号に基づき第
１の出力信号を出力する第１のゲート回路と、前
記第１の出力信号の入力によつて前記第１の制御
信号を読込み、前記第１のゲート回路からの第１
の出力信号の出力を停止させる第２の出力信号を
出力すると共に、第３の出力信号を出力する第１
のフリツプフロツプ回路と、前記第３の出力信号
及び前記第２の制御信号に基づいて前記判定回路
の転送切換え動作をリセツト状態にするための前
記タイミング信号を出力する第２のゲート回路
と、第２のフリツプフロツプとを、備えている。
第２のフリツプフロツプは、前記タイミング信号
を入力することにより、前記第２のゲート回路か
らの該タイミング信号の出力を停止させて前記判
定回路のリセツト状態を解除する第４の出力信号
を該第２のゲート回路へ出力する回路である。

（作用） 本発明によれば、以上のようにインタフエース
回路を構成したので、周辺装置が動作中の場合に
おいてはCPUからステータスの読出し命令しか
出力されないことを利用し、周辺装置動作中（ビ
ジー中）に、CPUからステータス読出し以外の
命令を含んだ第１の制御信号が出力された時に、
これを第１のフリツプフロツプ回路で読込み、第
２のゲート回路からタイミング信号を出力して判
定回路の転送切換え動作をリセツト状態にする。
第２のフリツプフロツプ回路は、第２のゲート回
路からのタイミング信号を入力すると、第４の出
力信号を出力し、その後、CPUから供給される
第２の制御信号に基づく第２のゲート回路からの
タイミング信号の出力を停止し、判定回路のリセ
ツト状態を解除する。これによつて転送ビツトず
れが修正され、その後、正常なデータ信号の転送
が行なえる。従つて、前記問題点を除去できるの
である。

（実施例） 第１図は本発明の実施例を示すインタフエース
回路の回路図である。なお、第２図及び第３図中
の要素と同一の要素には同一の符号が付されてい
る。

そしてこの実施例が従来の第３図と異なる点
は、修正回路７０の回路構成が異なることであ
る。

すなわち、修正回路７０は、インバータ７１，
７２、データフリツプフロツプ回路（以下、Ｄ−
FFという）７３，７４、及びANDゲート７５，
７６を備えている。

インバータ７１は、入力端が入力端子２３に、
出力端がANDゲート（第２のゲート回路）７６
の入力端にそれぞれ接続され、制御信号CSを反
転してANDゲート７６に与える。インバータ７
２は、入力端がデコーダ１０の出力信号CO４端
に、出力端がＤ−FF（第１のフリツプフロツプ回
路）７３に接続され、ステータス読出し信号CO
４を反転してＤ−FF７３に与える。

Ｄ−FF７３は、データ入力端Ｄ１，Ｄ２、出
力端Ｑ，Ｑ，、クロツク入力端Ｃ、及びリセツ
ト入力端Ｒを有し、またＤ−FF（第２のフリツプ
フロツプ回路）７４は、データ入力端Ｄ、出力端
Ｑ，、クロツク入力端Ｃ、及びリセツト入力端
Ｒを有している。一方のＤ−FF７３は、データ
入力端Ｄ１がインバータ７２の出力端に、データ
入力端Ｄ２がＨレベル電位に、クロツク入力端Ｃ
が第１の出力信号を出力するANDゲート（第１
のゲート回路）７５の出力端に、リセツト入力端
Ｒがインバータ６６の出力端に、第３の出力信号
を出力する出力端ＱがANDゲート７６の入力端
に、第２の出力信号を出力する反転出力端が
ANDゲート７５の入力端に、それぞれ接続され
ている。Ｄ−FF７３は、クロツク入力端Ｃに入
力されるパルスの後縁で、データ入力端Ｄ１に入
力されるインバータ７２の出力を読込み、それを
出力端Ｑから、またデータ入力端Ｄ２に入力され
るＨレベルを読込み出力端から出力して各
ANDゲート７６，７５にそれぞれ与えると共に、
リセツト入力端Ｒに入力される。インバータ６６
の出力信号で初期設定される。

他方のＤ−FF７４は、データ入力端ＤがＨレ
ベル電位に、クロツク入力端ＣがＴ−FF５３の
リセツト入力端Ｒに、第４の出力信号を出力する
反転出力端がANDゲート７６の入力端に、そ
れぞれ接続されている。Ｄ−FF７４は、クロツ
ク入力端Ｃに入力されるANDゲート７６の出力
信号パルスの後縁でＨレベル電位を読込み、その
反転信号を反転出力端から出力してANDゲー
ト７６に与えると共に、リセツト入力端Ｒに入力
されるインバータ６６の出力信号パルスによつて
初期設定される。

一方のANDゲート７５は、入力端が入力端子
２３とＤ−FF７３の反転出力端とに接続され、
出力端がＤ−FF７３のクロツク入力端Ｃに接続
されている。AND７５は、制御信号CSとＤ−
FF７３の反転出力端信号との論理積をとり、
その第１の出力信号のパルスをＤ−FF７３のク
ロツク入力端Ｃに与える。

他方のANDゲート７６は、入力端がインバー
タ７１の出力端、Ｄ−FF７３の出力端Ｑ及びＤ
−FF７４の反転出力端にそれぞれ接続され、
出力端がＤ−FF７４のクロツク入力端Ｃ及びＴ
−FF５３のリセツト入力端Ｒにそれぞれ接続さ
れている。ANDゲート７６は、インバータ７１
の出力信号、Ｄ−FF７３の出力端Ｑ信号、及び
Ｄ−FF７４の反転出力端信号の論理積をとり、
その出力であるタイミング信号TSをＤ−FF７４
のクロツク入力端Ｃ及びＴ−FF５３のリセツト
入力端Ｒに与える。

以上のように構成されるインタフエース回路の
動作を、第４図及び第５図の信号波形図を参照し
つつ説明する。

(1) 第４図の信号波形図の場合 先ず、下位４ビツトのデータ信号Ｄ０〜Ｄ３が
入出力端子２７〜２４に入力されると共に、デー
タ書込みの制御信号Ｃ１，Ｃ２が入力端子２１，
２２に入力されるとする。この時、Ｔ−FF５３
の出力端Ｑ信号がＬレベルとすると、その反転出
力端信号がＨレベルであるため、ANDゲート
５４が非選択状態、ANDゲート５５が選択状態
となり、制御信号CSの第１パルスCS−１１が
ANDゲート５５を通つてANDゲート６１，６３
に与えられる。

ここで、デコーダ１０の出力信号CO１〜CO４
のうち、出力信号（書込み動作信号）CO３のみ
がＨレベルで、他はＬレベルとなつており、また
ビジー信号Ｄ３０はＬレベルとなつているため、
AND６１の出力がＬレベルで、AND６３の出力
がＨレベルとなつてそのラツチ信号RS１が下位
のラツチ回路１５に出力される。すると、ラツチ
回路１５は、下位のデータ信号Ｄ０〜Ｄ３を読込
み、その出力信号Ｄ２０〜Ｄ２３を出力して周辺
装置２へ与える。

次に、Ｔ−FF５３は制御信号CSにおける第１
パルスCS−１１の後縁でその出力端信号がＨ
レベルに変化する。すると、ANDゲート５５が
非選択状態、ANDゲート５４が選択状態になる。
そこで、制御信号CSの第２パルスCS−１２が入
力されると、これがANDゲート５４，６４を通
り、ラツチ信号RS２として上位のラツチ回路１
４に与えられるため、そのラツチ回路１４は上位
のデータ信号Ｄ０〜Ｄ３を読込んで、その出力信
号Ｄ１０〜Ｄ１３を出力し、周辺装置２に与え
る。また、制御信号CSの第２パルスCS−１２は
ANDゲート５４，５６を通り、ラツチ信号RC３
としてラツチ回路１１に与えられるため、そのラ
ツチ回路１１はデコーダ１０の出力信号CO１〜
CO３を読込んで、出力端子２８〜３０に出力す
る。ここで、出力端子２８〜３８の信号が全て周
辺装置２に入力されるため、周辺装置２はＨレベ
ルのビジー信号Ｄ３０を出力し、インバータ６６
及び上位の３ステートバツフア１６に与える。

このＨレベルのビジー信号Ｄ３０は、インバー
タ６６でＬレベルに反転され、ANDゲート６３
〜６５及びＤ−FF７３，７４のリセツト入力端
Ｒ，Ｒに与えられる。すると、ANDゲート６３
〜６５の出力がＬレベルに固定されるため、ビジ
ー信号Ｄ３０がＬレベルになるまで、ラツチ回路
１１，１４，１５の出力は保持される。また、制
御信号CSにおける第２パルスCS−１２の後縁に
より、Ｔ−FF５３の出力端Ｑ信号はＬレベルに
反転し、ANDゲート５４が非選択状態、ANDゲ
ート５５が選択状態となる。

ステータス読出しのための制御信号Ｃ１，Ｃ２
がデコーダ１０に入力されると、その出力信号
CO１〜CO４のうち、出力信号（ステータス読出
し信号）CO４のみがＨレベルとなり、他はＬレ
ベルとなる。ステータス読出し信号CO４のＨレ
ベルにより、それがインバータ７２で反転されて
Ｄ−FF７３のデータ入力端Ｄ１がＬレベルにな
ると共に、ANDゲート６１が選択状態、ANDゲ
ート６３，６４が非選択状態となる。この状態で
制御信号CSの第３パルスCS−１３が入力される
と、この第３パルスCS−１３はANDゲート５
５，６１を通り、制御信号CS２として３ステー
トバツフア１７に伝達されるため、その３ステー
トバツフア１７がステータス信号Ｄ４０〜Ｄ４３
を入力してそれを入出力端子２４〜２７に出力す
る。これにより、CPU１はステータスの下位４
ビツトの確認をすることができる。

これと同時に、制御信号CSにおける第３パル
スCS１３の後縁で、Ｔ−FF５３はその出力端Ｑ
がＨレベルとなり、一方のANDゲート５４が選
択状態、他方のANDゲート５５が非選択状態と
なる。そこで制御信号CSの第４パルスCS−１４
が入力されると、この第４パルスCS−１４は
ANDゲート５４，６２を通り、それが制御信号
CS１として３ステートバツフア１６に与えられ
るため、その３ステートバツフア１６がステータ
ス信号Ｄ３０〜Ｄ３３を入力してそれを入出力端
子２４〜２７に出力する。これにより、CPU１
はステータスの上位４ビツトを確認することがで
きる。この際、CPU１はステータス信号（ビジ
ー信号）Ｄ３０を解読して、もしそのビジー信号
Ｄ３０がＬレベルなら、次のデータ書込みを開始
することになる。

Ｔ−FF５３の出力端Ｑは、制御信号CSにおけ
る第４パルスCS−１４の後縁でＬレベルに復帰
する。

CPU１とのインタフエースは、以上のサイク
ルを繰返して行なわれる。

ところが、CPU１からの下位及び上位のデー
タ信号の転送で、１組の８ビツトデータ転送を行
なう時、インタフエース回路３で、初めの転送を
上位データと確認すると、上位、下位のとりちが
いにより、誤データ転送となつてしまう。これを
防止するため、本実施例では次のように動作す
る。

(2) 第５図の信号波形図の場合 CPU１から下位４ビツトのデータ信号Ｄ０〜
Ｄ３が入力されると共に、データ書込みの制御信
号Ｃ１，Ｃ２が入力された時、Ｔ−FF５３の出
力端ＱがＨレベルであるとすれば、制御信号CS
の第１パルスCS−１１により、ラツチ信号RS２
が上位のラツチ回路１４に与えられると共に、ラ
ツチ信号RS３がラツチ回路１１に与えられる。
そのため、一方のラツチ回路１４は下位のデータ
信号Ｄ０〜Ｄ３をラツチすると共に、他方のラツ
チ回路１１はデコーダ１０の出力信号CO１〜CO
３を読込んで出力端子２８〜３０へ出力する。

すると、インタフエース回路３はCPU１から
の下位データを上位データとして誤つて入力する
だけでなく、周辺装置２の内部処理が実行されて
しまう。ところが、周辺装置２の内部処理が開始
し、ビジー信号Ｄ３０が入力端子３９に入力され
ると、Ｄ−FF７３，７４のリセツトが解除され
る。ここで、Ｔ−FF５３はその出力端Ｑが制御
信号CSにおける第１パルスCS−１１の後縁でＬ
レベルに反転している。

次に、CPU１から上位４ビツトのデータ信号
Ｄ０〜Ｄ３が入力され、さらに制御信号CSの第
２パルスCS−１２が入力されても、ビジー信号
Ｄ３０がＨレベルのため、ANDゲート６３，６
４が非選択状態になつているので、下位及び上位
ラツチ回路１４，１５がCPU１からのデータ信
号Ｄ０〜Ｄ３を読込まない。

また、データ書込みの制御信号Ｃ１，Ｃ２がデ
コーダ１０に入力されているため、ステータス読
出し信号CO４がＬレベルで、これがインバータ
７２で反転されてＨレベルの信号がＤ−FF７３
のデータ入力端Ｄ１に入力されている。Ｄ−FF
７３は、そのデータ入力端Ｄ２がＨレベルのた
め、制御信号CSにおける第２パルスCS−１２の
後縁でデータ入力端Ｄ１，Ｄ２のＨレベルを読込
み、出力端ＱをＨレベル、反転出力端をＬレベ
ルとする。これらの出力は、それぞれANDゲー
ト７６，７５に伝達されるため、ANDゲート７
５は非選択状態となり、以後、ビジー信号Ｄ３０
がＬレベルになるまで、制御信号CSのパルスが
入力されても、Ｄ−FF７３に読込みパルスを送
出しなくなる。

一方、ANDゲート７６は、Ｄ−FF７３の出力
端Ｑ、Ｄ−FF７４の反転出力端、及びインバ
ータ７１の出力端がそれぞれＨレベルとなるた
め、Ｈレベルの信号を出力してＤ−FF７４のク
ロツク入力端Ｃ及びＴ−FF５３のリセツト入力
端Ｒに与える。すると、Ｔ−FF５３はリセツト
され、その出力端Ｑ信号をＬレベルに修正する。
Ｄ−FF７４は、クロツク入力端Ｃに入力される
パルスの後縁で動作するため、その反転出力端
がＨレベルに保持される。

次に、CPU１は下位４ビツトのステータス信
号読出しを実行してステータス読出しの制御信号
Ｃ１，Ｃ２と、制御信号CSの第３パルスCS−１
３をインタフエース回路３に与える。第３パルス
CS−１３はインバータ７１で反転されてANDゲ
ート７６に入力されるため、そのANDゲート７
６の出力がＬレベルに下がる。この後縁でＤ−
FF７４はデータ入力端ＤのＨレベルを読込み、
反転出力端をＬレベルにしてANDゲート７６
に与える。そのため、ANDゲート７６の出力端
はＬレベルに保持される。一方、ANDゲート７
６から出力されるＬレベルのタイミング信号TS
により、Ｔ−FF５３のリセツトが解除されるた
め、それ以後、Ｔ−FF５３は制御信号CSにおけ
るパルスの後縁で出力端Ｑの反転動作を実行す
る。

このように、Ｔ−FF５３における出力端信号
の反転がCPU１の下位、上位のデータ転送と一
致し、正常にステータス信号Ｄ３０〜Ｄ４３にお
ける下位、上位の８ビツトデータがCPU１に読
出される。

周辺装置２の内部動作が終了すると、ビジー信
号Ｄ３０はＬレベルになるため、インバータ６６
による反転信号Ｈレベルにより、Ｄ−FF７３，
７４がリセツトされる。その結果、Ｄ−FF７３
の出力端Ｑ，はＬ，Ｈレベル、Ｄ−FF７４の
出力端はＨレベルとなつて初期化される。

本実施例では、次のような利点を有する。

(i) 本施例では、ビジー信号Ｄ３０がＨレベルと
なつて初めて入力される制御信号CS（第２パル
スCS−１２）を読込み、これがステータス信
号読出し以外では、下位、上位、を決定するＴ
−FF５３をリセツトして初期化し、このリセ
ツトを次に入力される制御信号CS（第３パルス
CS−１３）により解除し、この第３パルスCS
−１３以後、正常転送が可能となるように構成
したので、誤転送は１回のみである。しかも、
この誤転送はＤ−FF７３の出力端Ｑ信号によ
り確認できる利点もある。

(ii) ビジー信号Ｄ３０がＨレベルのときに、制御
信号Ｃ１，Ｃ２を、データ転送の実行を示す制
御信号CSのパルスで読込んで転送ビツトずれ
を修正するようにしたので、従来のような素子
の遅延時間を利用する修正回路１２と異なり、
製造変動の影響を受けない。

さらに、制御信号CSのパルスを用いている
ため、他のインタフエース回路及び周辺装置と
組合せて使用しても、転送ビツトずれが発生し
ない。すなわち、他のインタフエース回路と並
列使用する時には、制御信号CSの入力を禁止
して転送ビツトずれの修正を行なうので、デー
タ信号Ｄ０〜Ｄ３や制御信号Ｃ１，Ｃ２が変化
しても、Ｄ−FF７３，７４には何の影響もな
いからである。

本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例として、例えば次の
ようなものがある。

(a) 第１図のＴ−FF５３，Ｔ−FF７３，７４は
クロツク入力端Ｃに入力される信号の後縁で動
作するが、これを他のフリツプフロツプ回路、
例えば入力信号の前縁で動作するような回路構
成にしてもよい。さらに、この変形に対応して
ゲート回路５４，５５，７１，７２，７５，７
６の構成も種々の変形が可能である。

(b) 第１図では、４ビツト用のCPU１を用いて
いるが、８ビツト用のCPUにも適用可能であ
る。また、第１図では４ビツト用のラツチ回路
１４，１５を用いているが、８ビツトの用のラ
ツチ回路を用いると共に、入出力端子２４〜２
７も８本にすると、16ビツト用CPUと８ビツ
ト用CPUのいずれにも適用可能となる。

（発明の効果） 以上詳細に説明したように、本発明によれば、
周辺装置の動作中において、第２の制御信号によ
り第１の制御信号を読込んで転送ビツトずれを修
正するようにしたので、構成素子における伝播遅
延時間の製造ばらつきの影響を受けず、しかも他
のインタフエース回路から影響を受けずに、的確
に転送ビツトずれの修正が行なえるという効果が
期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すインタフエース
回路の回路図、第２図は従来のインタフエース回
路の概略構成図、第３図は第２図におけるインタ
フエース回路の詳細回路図、第４図及び第５図は
第１図の信号波形図である。 １……CPU、２……周辺装置、３……インタ
フエース回路、１０……デコーダ、１１，１４，
１５……ラツチ回路、１３……判定回路、１６，
１７……３ステートバツフア、７０……修正回
路、７３……Ｄ−FF（第１のフリツプフロツプ回
路）、７４……Ｄ−FF（第２のフリツプフロツプ
回路）、７５……ANDゲート（第１のゲート回
路）、７６……ANDゲート（第２のゲート回路）、
Ｃ１，Ｃ２……第１の制御信号、CS……第２の
制御信号、CO１〜CO４……デコーダ出力信号、
Ｄ０〜Ｄ３……データ信号、Ｄ３０〜Ｄ３３，Ｄ
４０〜Ｄ４３……ステータス信号。

Claims (1)

1. 【特許請求の範囲】 １ 書込み及び読出し命令を含んだ第１の制御信
   号とデータ信号転送の実行を示す第２の制御信号
   とを出力すると共に、ｎビツト（ｎは自然数）の
   データ信号を入出力する機能を持つた中央処理装
   置から、ｎ×ｎビツトのデータ信号を周辺装置へ
   転送する際、該第２の制御信号に基づき、第１の
   ｎビツトのデータ信号、第２のｎビツトのデータ
   信号と順次転送し、かつこれら第１及び第２のｎ
   ビツトのデータ信号の転送を切換える判定回路
   と、 前記周辺装置に転送された前記データ信号のス
   テータスを、前記第１の制御信号に基づき前記周
   辺装置から前記中央処理装置へ読出す際、前記第
   １と第２のｎビツトのデータ信号のとりちがいを
   修正するためにタイミング信号によつて前記判定
   回路の転送切換え動作をリセツト状態にする修正
   回路とを、 備えたインタフエース回路において、 前記修正回路は、 前記周辺装置の動作中において前記第２の制御
   信号に基づき第１の出力信号を出力する第１のゲ
   ート回路と、 前記第１の出力信号の入力によつて前記第１の
   制御信号を読込み、前記第１のゲート回路からの
   第１の出力信号の出力を停止させる第２の出力信
   号を出力すると共に、第３の出力信号を出力する
   第１のフリツプフロツプ回路と、 前記第３の出力信号及び前記第２の制御信号に
   基づき前記タイミング信号を出力する第２のゲー
   ト回路と、 前記タイミング信号を入力することにより、前
   記第２のゲート回路からの該タイミング信号の出
   力を停止させて前記判定回路のリセツト状態を解
   除する第４の出力信号を該第２のゲート回路へ出
   力する第２のフリツプフロツプ回路とを、 備えたことを特徴とするインタフエース回路。