JPH05234803A - キャパシタンス素子およびその製造方法 - Google Patents
キャパシタンス素子およびその製造方法Info
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- JPH05234803A JPH05234803A JP7218492A JP7218492A JPH05234803A JP H05234803 A JPH05234803 A JP H05234803A JP 7218492 A JP7218492 A JP 7218492A JP 7218492 A JP7218492 A JP 7218492A JP H05234803 A JPH05234803 A JP H05234803A
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- film
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【目的】 半導体回路上に占有面積が小さく、高密度で
小形のキャパシタンス素子を提供する。 【構成】 基板１１上に第１電極１２と第２電極１３と
をそれらの膜厚Ｄが線幅Ｗおよび間隔Ｌより大きくして
対向させて形成し、両電極１２，１３間が絶縁膜１４で
埋められていることを特徴としている。
小形のキャパシタンス素子を提供する。 【構成】 基板１１上に第１電極１２と第２電極１３と
をそれらの膜厚Ｄが線幅Ｗおよび間隔Ｌより大きくして
対向させて形成し、両電極１２，１３間が絶縁膜１４で
埋められていることを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、通
信用混成ＩＣ等の半導体集積回路のキャパシタンス素子
の構造に関するものである。
信用混成ＩＣ等の半導体集積回路のキャパシタンス素子
の構造に関するものである。
【０００２】
【従来の技術】従来、キャパシタンス素子は、半導体表
面上に形成された平行平板形のものがよく用いられ(J.
S.Joshi et al.,"Monolithic Microwave Gallium Arsen
ide FETOscillators" IEEE Trans.on Electron Device
s,vol.ED-28,no.2,Feb 1981, R.A.Pucel "Design Consi
derations for Monolithic Microwave Circuits",IEEE
Trans.on Microwave Theory and Techniques,vol.MTT-2
9,no.6,June 1981参照）、能動素子であるＦＥＴ等が形
成された半導体表面ないしその上に形成された絶縁膜上
に形成されていた。
面上に形成された平行平板形のものがよく用いられ(J.
S.Joshi et al.,"Monolithic Microwave Gallium Arsen
ide FETOscillators" IEEE Trans.on Electron Device
s,vol.ED-28,no.2,Feb 1981, R.A.Pucel "Design Consi
derations for Monolithic Microwave Circuits",IEEE
Trans.on Microwave Theory and Techniques,vol.MTT-2
9,no.6,June 1981参照）、能動素子であるＦＥＴ等が形
成された半導体表面ないしその上に形成された絶縁膜上
に形成されていた。
【０００３】図１５（ａ），（ｂ）は従来の平行平板コ
ンデンサータイプのキャパシタンス素子の平面図および
そのＥ−Ｅ線による断面図である。図中、１は下地基
板、２は下層電極、３は絶縁膜、４は上層電極である。
図１５のように、素子が平面的に構成されていると、必
要な容量に応じて素子面積が増加し、回路内での素子占
有面積は非常に大きなものとなる。
ンデンサータイプのキャパシタンス素子の平面図および
そのＥ−Ｅ線による断面図である。図中、１は下地基
板、２は下層電極、３は絶縁膜、４は上層電極である。
図１５のように、素子が平面的に構成されていると、必
要な容量に応じて素子面積が増加し、回路内での素子占
有面積は非常に大きなものとなる。
【０００４】
【発明が解決しようとする課題】このように、従来は大
きな容量を得るには、その容量に比例した広い面積が必
要となり、回路の高密度化・小形化の妨げとなってい
た。
きな容量を得るには、その容量に比例した広い面積が必
要となり、回路の高密度化・小形化の妨げとなってい
た。
【０００５】本発明は、キャパシタンス素子を半導体回
路上に占有面積を小さく形成し、高密度ないし小形な通
信用混成ＩＣ等半導体集積回路を提供するものである。
路上に占有面積を小さく形成し、高密度ないし小形な通
信用混成ＩＣ等半導体集積回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明にかかるキャパシ
タンス素子は、第１および第２の１組の縦形電導体膜が
第１および第２電極として基板上に形成され、これら第
１および第２電極の各対向部分で、線幅および間隔より
も縦形電導体膜の膜厚の方が大きく形成されており、各
対向部分で第１，第２電極間が絶縁膜で埋められて構成
されているものである。
タンス素子は、第１および第２の１組の縦形電導体膜が
第１および第２電極として基板上に形成され、これら第
１および第２電極の各対向部分で、線幅および間隔より
も縦形電導体膜の膜厚の方が大きく形成されており、各
対向部分で第１，第２電極間が絶縁膜で埋められて構成
されているものである。
【０００７】また、第１および第２の１組の縦形電導体
膜が第１と第２電極として基板上に形成され、これら第
１および第２電極の各対向部分で、線幅よりも縦形電極
導体膜の膜厚の方が大きく形成されており、各対向部分
で電導体膜間が、各電導体膜表面に付着した絶縁膜と、
更に対向する絶縁膜の間を中間電導体によって埋められ
て構成されているものである。
膜が第１と第２電極として基板上に形成され、これら第
１および第２電極の各対向部分で、線幅よりも縦形電極
導体膜の膜厚の方が大きく形成されており、各対向部分
で電導体膜間が、各電導体膜表面に付着した絶縁膜と、
更に対向する絶縁膜の間を中間電導体によって埋められ
て構成されているものである。
【０００８】また、その形成方法として、全面に厚い絶
縁膜を形成し、これに電極に相当する溝穴をパタン形成
し、この上に、全面にスパッタ法により薄い電導体から
なるメッキ用電極を溝穴の中にもカバリッジよく付着形
成し、このメッキ用電極を用いて全面にメッキ成長を行
い、溝穴内部をすべてメッキ成長電導体で埋めつくした
後、全面をイオンミリングでエッチングしてメッキ成長
電導体のうち溝穴の内部の部分のみを残して第１，第２
電極を形成するものであり、さらに、その後、全面にＣ
ＶＤにより薄い絶縁膜を縦形電導体膜へのカバリッジよ
く形成し、この上に薄い電導体からなるメッキ用電極を
スパッタ法により形成し、このメッキ用電極を用いメッ
キ成長電導体を薄い絶縁膜の間を埋めつくすように成長
するものである。
縁膜を形成し、これに電極に相当する溝穴をパタン形成
し、この上に、全面にスパッタ法により薄い電導体から
なるメッキ用電極を溝穴の中にもカバリッジよく付着形
成し、このメッキ用電極を用いて全面にメッキ成長を行
い、溝穴内部をすべてメッキ成長電導体で埋めつくした
後、全面をイオンミリングでエッチングしてメッキ成長
電導体のうち溝穴の内部の部分のみを残して第１，第２
電極を形成するものであり、さらに、その後、全面にＣ
ＶＤにより薄い絶縁膜を縦形電導体膜へのカバリッジよ
く形成し、この上に薄い電導体からなるメッキ用電極を
スパッタ法により形成し、このメッキ用電極を用いメッ
キ成長電導体を薄い絶縁膜の間を埋めつくすように成長
するものである。
【０００９】
【作用】本発明のキャパシタンス素子は、基板表面に第
１，第２電極が垂直方向に形成されるため、回路内での
占有面積が大幅に低減される。
１，第２電極が垂直方向に形成されるため、回路内での
占有面積が大幅に低減される。
【００１０】さらに、本発明のキャパシタンス素子の製
造方法は、縦方向に容易に第１，第２電極を製造でき
る。
造方法は、縦方向に容易に第１，第２電極を製造でき
る。
【００１１】
【実施例】以下、本発明によるキャパシタンス素子の実
施例を図面を用いて説明する。
施例を図面を用いて説明する。
【００１２】図１（ａ），（ｂ）は本発明によるキャパ
シタンス素子の平面図およびそのＡ−Ａ線による断面図
である。図に示されるように、素子は半導体その他の基
板１１上に多数の直立する電導体膜によって第１電極１
２と第２電極１３とが形成され、図１（ａ）に示される
ように、交互に各電極１２，１３の電導体膜がくるよう
に櫛形に入り組んで構成される。そして、図１（ｂ）に
示されるように、第１電極１２，第２電極１３の膜厚Ｄ
は、各電極１２，１３の線幅Ｗおよび絶縁膜１４の膜厚
である間隔Ｌよりも大きくしてある。各電極１２，１３
間には、絶縁膜１４が埋めこまれている。各電極１２，
１３間以外の部分の絶縁膜１４は、取除くこともでき
る。この構造は、後述するように、厚膜の絶縁体中に電
極用電導体膜を一層形成するだけでよく、製作工程が極
めて簡便である点である。
シタンス素子の平面図およびそのＡ−Ａ線による断面図
である。図に示されるように、素子は半導体その他の基
板１１上に多数の直立する電導体膜によって第１電極１
２と第２電極１３とが形成され、図１（ａ）に示される
ように、交互に各電極１２，１３の電導体膜がくるよう
に櫛形に入り組んで構成される。そして、図１（ｂ）に
示されるように、第１電極１２，第２電極１３の膜厚Ｄ
は、各電極１２，１３の線幅Ｗおよび絶縁膜１４の膜厚
である間隔Ｌよりも大きくしてある。各電極１２，１３
間には、絶縁膜１４が埋めこまれている。各電極１２，
１３間以外の部分の絶縁膜１４は、取除くこともでき
る。この構造は、後述するように、厚膜の絶縁体中に電
極用電導体膜を一層形成するだけでよく、製作工程が極
めて簡便である点である。
【００１３】図２（ａ），（ｂ）は本発明によるキャパ
シタンス素子の他の実施例を示す平面図およびそのＢ−
Ｂ線による断面図で、図１との違いは、各電極１２，１
３間がすべて絶縁膜１４で埋めこまれているのではな
く、対向する各電極１２，１３の表面に薄い絶縁膜１４
Ａが一面に付着しており、この対向する薄い絶縁膜１４
Ａの間を中間電導体１５が埋めている点である。これ
は、図１の構造では、素子容量を規定する電極間絶縁膜
厚は対向する電極１２，１３間の距離によって決まり、
十分小さくできないのに対し、図２の構造とすること
で、これを小さくし、大きな容量を得るという利点を生
じる。また、製造方法的には、図１の構造では、素子の
電極間絶縁膜厚が対向する電極１２，１３間の距離、す
なわち形成時のリソグラフィーによって決まり、リソグ
ラフィーに依存した誤差が生じるのに対し、図２の構造
とすることで絶縁膜厚はＣＶＤなどの膜形成条件で制御
できるため、より正確に形成できるという利点が生じ
る。
シタンス素子の他の実施例を示す平面図およびそのＢ−
Ｂ線による断面図で、図１との違いは、各電極１２，１
３間がすべて絶縁膜１４で埋めこまれているのではな
く、対向する各電極１２，１３の表面に薄い絶縁膜１４
Ａが一面に付着しており、この対向する薄い絶縁膜１４
Ａの間を中間電導体１５が埋めている点である。これ
は、図１の構造では、素子容量を規定する電極間絶縁膜
厚は対向する電極１２，１３間の距離によって決まり、
十分小さくできないのに対し、図２の構造とすること
で、これを小さくし、大きな容量を得るという利点を生
じる。また、製造方法的には、図１の構造では、素子の
電極間絶縁膜厚が対向する電極１２，１３間の距離、す
なわち形成時のリソグラフィーによって決まり、リソグ
ラフィーに依存した誤差が生じるのに対し、図２の構造
とすることで絶縁膜厚はＣＶＤなどの膜形成条件で制御
できるため、より正確に形成できるという利点が生じ
る。
【００１４】図３（ａ），（ｂ）は本発明のキャパシタ
ンス素子のさらに他の実施例を示す平面図と、そのＣ−
Ｃ線による断面図で、図２の実施例との違いは素子以外
の部分の絶縁膜１４が取除かれている点である。
ンス素子のさらに他の実施例を示す平面図と、そのＣ−
Ｃ線による断面図で、図２の実施例との違いは素子以外
の部分の絶縁膜１４が取除かれている点である。
【００１５】図４〜図１４は本発明のキャパシタンス素
子の製造方法を、工程順に記述したものである。
子の製造方法を、工程順に記述したものである。
【００１６】図４は、厚みの薄い下地配線１６の形成工
程の平面図で、これは他との接続の状況により必ずしも
必要とは限らない。前記実施例で示した構造では、この
部分も縦形の第１電極１２または第２電極１３部分と一
体化した構造として示したが、製作上は一体化しない構
造の方が単純であるので、ここでは一体化しない構造の
製造方法を述べる。
程の平面図で、これは他との接続の状況により必ずしも
必要とは限らない。前記実施例で示した構造では、この
部分も縦形の第１電極１２または第２電極１３部分と一
体化した構造として示したが、製作上は一体化しない構
造の方が単純であるので、ここでは一体化しない構造の
製造方法を述べる。
【００１７】図５（ａ），（ｂ）は全面に厚い絶縁膜１
４（ポリイミドないしレジスト）を形成し、これに電極
部分に相当する溝穴１７をパタン形成する工程を示す平
面図と、そのＤ1 −Ｄ1 線による断面図である。このと
き、電気的接続のため下地配線１６と溝穴１７はオーバ
ーラップする部分１６Ａ，１６Ｂ（スルーホールにな
る）が必要である。
４（ポリイミドないしレジスト）を形成し、これに電極
部分に相当する溝穴１７をパタン形成する工程を示す平
面図と、そのＤ1 −Ｄ1 線による断面図である。このと
き、電気的接続のため下地配線１６と溝穴１７はオーバ
ーラップする部分１６Ａ，１６Ｂ（スルーホールにな
る）が必要である。
【００１８】図６（ａ），（ｂ）は、図５に示す状態の
上に、全面にスパッター法により、薄い電導体からなる
メッキ用電極１８を溝穴１７の中にもカバリッジよく付
着形成する工程を示す平面図と、そのＤ2 −Ｄ2 線によ
る断面図である。ただし、図６（ａ）の最上層のメッキ
用電極１８は省略してある。
上に、全面にスパッター法により、薄い電導体からなる
メッキ用電極１８を溝穴１７の中にもカバリッジよく付
着形成する工程を示す平面図と、そのＤ2 −Ｄ2 線によ
る断面図である。ただし、図６（ａ）の最上層のメッキ
用電極１８は省略してある。
【００１９】図７（ａ），（ｂ）はメッキ用電極１８を
用い、全面にメッキ成長し、溝穴１７内部をすべてメッ
キ成長電導体１９で埋めつくしてしまう工程を示す平面
図と、そのＤ3 −Ｄ3 線による断面図である。ただし、
図７（ａ）の最上層のメッキ成長電導体１９は省略して
ある。
用い、全面にメッキ成長し、溝穴１７内部をすべてメッ
キ成長電導体１９で埋めつくしてしまう工程を示す平面
図と、そのＤ3 −Ｄ3 線による断面図である。ただし、
図７（ａ）の最上層のメッキ成長電導体１９は省略して
ある。
【００２０】図８（ａ），（ｂ）は全面をイオンミリン
グでエッチングし、メッキ成長電導体１９のうち溝穴１
７の内部の部分のみを残す工程を示す平面図と、そのＤ
4 −Ｄ4 線による断面図である。この段階で、図１の実
施例の構造は形成完了である。
グでエッチングし、メッキ成長電導体１９のうち溝穴１
７の内部の部分のみを残す工程を示す平面図と、そのＤ
4 −Ｄ4 線による断面図である。この段階で、図１の実
施例の構造は形成完了である。
【００２１】図９（ａ），（ｂ）は、さらに各縦形の第
１，第２電極１２，１３の間の絶縁膜１４のみをエッチ
ング除去する工程を示す平面図と、そのＤ5 −Ｄ5 線に
よる断面図である。これは、図８の工程の後は表面が平
坦なのでレジストを塗布し、パターン化した後、酸素プ
ラズマ等でエッチングして行う。
１，第２電極１２，１３の間の絶縁膜１４のみをエッチ
ング除去する工程を示す平面図と、そのＤ5 −Ｄ5 線に
よる断面図である。これは、図８の工程の後は表面が平
坦なのでレジストを塗布し、パターン化した後、酸素プ
ラズマ等でエッチングして行う。
【００２２】以下、図１０〜図１４の工程は断面図のみ
示す。
示す。
【００２３】図１０は、図９の工程の後、全面にＣＶＤ
により、薄い絶縁膜１４Ａを溝穴１７内部へのカバリッ
ジよく形成する工程である。ここで、溝穴１７の内部を
すべて絶縁膜１４Ａで埋めつくしても、図１の構造が形
成できる。
により、薄い絶縁膜１４Ａを溝穴１７内部へのカバリッ
ジよく形成する工程である。ここで、溝穴１７の内部を
すべて絶縁膜１４Ａで埋めつくしても、図１の構造が形
成できる。
【００２４】図１１は、この上に図６と同様に、薄いメ
ッキ用電極１８をスパッタ法により形成する工程であ
る。
ッキ用電極１８をスパッタ法により形成する工程であ
る。
【００２５】図１２は、この上に図７と同様に、メッキ
成長電導体１９を溝穴１７内部を埋めつくすように成長
する工程である。
成長電導体１９を溝穴１７内部を埋めつくすように成長
する工程である。
【００２６】図１３は、全面をイオンミリングすること
により、メッキ成長電導体１９の不要部分を除去する工
程である。
により、メッキ成長電導体１９の不要部分を除去する工
程である。
【００２７】図１４は、さらに素子部分以外の絶縁膜１
４を酸素プラズマ等によるエッチングで除去した例で、
図３に示す実施例の構造である。
４を酸素プラズマ等によるエッチングで除去した例で、
図３に示す実施例の構造である。
【００２８】
【発明の効果】以上述べたように、本発明のキャパシタ
ンス素子は、第１および第２の１組の縦形電導体膜が第
１および第２電極として基板上に形成され、これら第１
および第２の電極の各対向部分で、線幅および間隔より
も縦形電導体膜の膜厚の方が大きく形成されており、各
対向部分で第１，第２電極間が絶縁膜で埋められて構成
され、また、第１および第２の１組の縦形電導体膜が第
１と第２の電極として基板上に形成され、これら第１お
よび第２電極の各対向部分で、線幅よりも縦形電極導体
膜の膜厚の方が大きく形成されており、各対向部分で電
導体膜間が、各電導体膜表面に付着した絶縁膜と、更に
対向する絶縁膜の間を中間電導体によって埋められて構
成されているので、占有面積が小さく容量の大きなキャ
パシタンス素子を半導体回路上に平坦に形成できるた
め、回路の高密度化・小形化に効果がある。
ンス素子は、第１および第２の１組の縦形電導体膜が第
１および第２電極として基板上に形成され、これら第１
および第２の電極の各対向部分で、線幅および間隔より
も縦形電導体膜の膜厚の方が大きく形成されており、各
対向部分で第１，第２電極間が絶縁膜で埋められて構成
され、また、第１および第２の１組の縦形電導体膜が第
１と第２の電極として基板上に形成され、これら第１お
よび第２電極の各対向部分で、線幅よりも縦形電極導体
膜の膜厚の方が大きく形成されており、各対向部分で電
導体膜間が、各電導体膜表面に付着した絶縁膜と、更に
対向する絶縁膜の間を中間電導体によって埋められて構
成されているので、占有面積が小さく容量の大きなキャ
パシタンス素子を半導体回路上に平坦に形成できるた
め、回路の高密度化・小形化に効果がある。
【００２９】さらに、本発明にかかるキャパシタンス素
子の製造方法は、全面に厚い絶縁膜を形成し、これに電
極に相当する溝穴をパタン形成し、この上に、全面にス
パッタ法により薄い電導体からなるメッキ用電極を溝穴
の中にもカバリッジよく付着形成し、このメッキ用電極
を用いて全面にメッキ成長を行い、溝穴内部をすべてメ
ッキ成長電導体で埋めつくした後、全面をイオンミリン
グでエッチングしてメッキ成長電導体のうち溝穴の内部
の部分のみを残して第１，第２電極を形成するものであ
り、さらに、その後、全面にＣＶＤにより薄い絶縁膜を
縦形電導体膜へのカバリッジよく形成し、この上に薄い
電導体からなるメッキ用電極をスパッタ法により形成
し、このメッキ用電極を用いてメッキ成長電導体を薄い
絶縁膜の間を埋めつくすように成長するようにしたの
で、本発明のキャパシタンス素子を容易に、かつ素子表
面を平坦化して形成することができる利点がある。
子の製造方法は、全面に厚い絶縁膜を形成し、これに電
極に相当する溝穴をパタン形成し、この上に、全面にス
パッタ法により薄い電導体からなるメッキ用電極を溝穴
の中にもカバリッジよく付着形成し、このメッキ用電極
を用いて全面にメッキ成長を行い、溝穴内部をすべてメ
ッキ成長電導体で埋めつくした後、全面をイオンミリン
グでエッチングしてメッキ成長電導体のうち溝穴の内部
の部分のみを残して第１，第２電極を形成するものであ
り、さらに、その後、全面にＣＶＤにより薄い絶縁膜を
縦形電導体膜へのカバリッジよく形成し、この上に薄い
電導体からなるメッキ用電極をスパッタ法により形成
し、このメッキ用電極を用いてメッキ成長電導体を薄い
絶縁膜の間を埋めつくすように成長するようにしたの
で、本発明のキャパシタンス素子を容易に、かつ素子表
面を平坦化して形成することができる利点がある。
【図１】本発明によるキャパシタンス素子の実施例の平
面図および断面図である。
面図および断面図である。
【図２】本発明によるキャパシタンス素子の他の施例の
平面図および断面図である。
平面図および断面図である。
【図３】本発明によるキャパシタンス素子のさらに他の
実施例の平面図および断面図である。
実施例の平面図および断面図である。
【図４】本発明によるキャパシタンス素子の製造工程の
一つを示す図である。
一つを示す図である。
【図５】図４に引続く製造工程を示す図である。
【図６】図５に引続く製造工程を示す図である。
【図７】図６に引続く製造工程を示す図である。
【図８】図７に引続く製造工程を示す図である。
【図９】図８に引続く製造工程を示す図である。
【図１０】図９に引続く製造工程を示す図である。
【図１１】図１０に引続く製造工程を示す図である。
【図１２】図１１に引続く製造工程を示す図である。
【図１３】図１２に引続く製造工程を示す図である。
【図１４】図１３に引続く製造工程を示す図である。
【図１５】従来のキャパシタンス素子の平面図および断
面図である。
面図である。
１ 下地基板 ２ 下層電極 ３ 絶縁体膜 ４ 上層電極 １１ 基板 １２ 第１電極 １３ 第２電極 １４ 絶縁膜 １４Ａ 絶縁膜 １５ 中間電導体 １６ 下地配線 １７ 溝穴 １８ メッキ用電極 １９ メッキ成長電導体
Claims (4)
- 【請求項１】 第１および第２の１組の縦形電導体膜が
第１電極と第２電極として基板上に形成され、これら第
１および第２電極の各対向部分で、線幅および間隔より
も前記縦形電導体膜の膜厚の方が大きく形成されてお
り、各対向部分で前記第１，第２電極間が絶縁膜で埋め
られていることを特徴とするキャパシタンス素子。 - 【請求項２】 第１および第２の１組の縦形電導体膜が
第１電極と第２電極として基板上に形成され、これら第
１および第２電極の各対向部分で、線幅よりも前記縦形
電極導体膜の膜厚の方が大きく形成されており、各対向
部分で電導体膜間が、各電導体膜表面に付着した絶縁膜
と、更に対向する絶縁膜の間を中間電導体によって埋め
られていることを特徴とするキャパシタンス素子。 - 【請求項３】 全面に厚い絶縁膜を形成し、これに電極
に相当する溝穴をパタン形成し、この上に、全面にスパ
ッタ法により薄い電導体からなるメッキ用電極を前記溝
穴の中にもカバリッジよく付着形成し、このメッキ用電
極を用いて全面にメッキ成長を行い、前記溝穴内部をす
べてメッキ成長電導体で埋めつくした後、全面をイオン
ミリングでエッチングしてメッキ成長電導体のうち前記
溝穴の内部の部分のみを残して第１，第２電極を形成す
る工程を有することを特徴とする請求項１または２記載
のキャパシタンス素子の製造方法。 - 【請求項４】 第１と第２電極を形成した後、全面にＣ
ＶＤにより薄い絶縁膜を縦形電導体膜へのカバリッジよ
く形成し、この上に薄い電導体からなるメッキ用電極を
スパッタ法により形成し、このメッキ用電極を用いてメ
ッキ成長電導体を薄い絶縁膜の間を埋めつくすように成
長した後、全面をイオンミリングでエッチングして、メ
ッキ成長電導体のうち上部を除去して電気的に分離され
た絶縁膜の間の部分のみを残して、中間電導体を形成す
る工程を有することを特徴とする請求項２記載のキャパ
シタンス素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7218492A JPH05234803A (ja) | 1992-02-24 | 1992-02-24 | キャパシタンス素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7218492A JPH05234803A (ja) | 1992-02-24 | 1992-02-24 | キャパシタンス素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234803A true JPH05234803A (ja) | 1993-09-10 |
Family
ID=13481881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7218492A Pending JPH05234803A (ja) | 1992-02-24 | 1992-02-24 | キャパシタンス素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234803A (ja) |
-
1992
- 1992-02-24 JP JP7218492A patent/JPH05234803A/ja active Pending
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