JPH0620102B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0620102B2 JPH0620102B2 JP12339687A JP12339687A JPH0620102B2 JP H0620102 B2 JPH0620102 B2 JP H0620102B2 JP 12339687 A JP12339687 A JP 12339687A JP 12339687 A JP12339687 A JP 12339687A JP H0620102 B2 JPH0620102 B2 JP H0620102B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- contact hole
- wiring
- insulating film
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の配線層形成を改善した半導体装置
及びその製造方法に関するもので、特にコンタクトホー
ルと配線又は電極層の間隔が微細化されている超ＬＳＩ
デバイスに使用されるものである。
及びその製造方法に関するもので、特にコンタクトホー
ルと配線又は電極層の間隔が微細化されている超ＬＳＩ
デバイスに使用されるものである。
（従来の技術） 従来、超ＬＳＩのような微細なデバイスではコンタクト
ホールと下層の配線または電極層の間隔は、フォトリソ
グラフィー工程の合わせ精度によって決定されており、
ある程度以上は小さくできない。特に下層の配線又は電
極層の厚さが厚い場合やコンタクトホールの大きさが小
さい場合、コンタクトホールのアスペクト比が大きくな
り、その為コンタクトの大きさを大きくしないと、その
上に形成される金属配線層が段切れを起こす問題が発生
する場合があり、コンタクトホールは可能な限り大きく
する必要がある。その場合、コンタクトホールと下層電
極層間の距離が近接し、コンタクトホール開口後形成す
る上部配線層と下層配線層がショートする危険性が増大
するので、コンタクトホールと下層電極層の間隔をあま
り小さくすることができない。
ホールと下層の配線または電極層の間隔は、フォトリソ
グラフィー工程の合わせ精度によって決定されており、
ある程度以上は小さくできない。特に下層の配線又は電
極層の厚さが厚い場合やコンタクトホールの大きさが小
さい場合、コンタクトホールのアスペクト比が大きくな
り、その為コンタクトの大きさを大きくしないと、その
上に形成される金属配線層が段切れを起こす問題が発生
する場合があり、コンタクトホールは可能な限り大きく
する必要がある。その場合、コンタクトホールと下層電
極層間の距離が近接し、コンタクトホール開口後形成す
る上部配線層と下層配線層がショートする危険性が増大
するので、コンタクトホールと下層電極層の間隔をあま
り小さくすることができない。
（発明が解決しようとする問題点） 上記問題を解決する手段として、コンタクトホール形成
後コンタクトホール側面に絶縁膜を形成し、たとえコン
タクトホール開口時に下層電極層とコンタクトホールが
近接しても、後で形成する上層金属電極層と下層電極層
がショートしないようにする方法が考えられる。しかし
上記絶縁膜には、両極性で高い電解強度と低欠陥密度さ
らに薄膜化が要求される。上記絶縁膜が厚いとコンタク
トホールの大きさが小さくなってしまい、微細デバイス
に使用できない。例えば通常のＣＶＤ法で堆積させるＳ
ｉＯ２層では、電界強度も低く、欠陥密度が多いので、
十分な信頼性は得られず当然薄膜化も達成できない。
後コンタクトホール側面に絶縁膜を形成し、たとえコン
タクトホール開口時に下層電極層とコンタクトホールが
近接しても、後で形成する上層金属電極層と下層電極層
がショートしないようにする方法が考えられる。しかし
上記絶縁膜には、両極性で高い電解強度と低欠陥密度さ
らに薄膜化が要求される。上記絶縁膜が厚いとコンタク
トホールの大きさが小さくなってしまい、微細デバイス
に使用できない。例えば通常のＣＶＤ法で堆積させるＳ
ｉＯ２層では、電界強度も低く、欠陥密度が多いので、
十分な信頼性は得られず当然薄膜化も達成できない。
本発明は、下層配線又は電極層と、コンタクトホール開
口後に形成する上部配線層との間に、薄くかつ信頼性の
高い絶縁膜を堆積させることにより、コンタクトホール
と下層配線又は電極層との間の距離をできるだけ短くし
て、素子の高集積化を達成するものである。
口後に形成する上部配線層との間に、薄くかつ信頼性の
高い絶縁膜を堆積させることにより、コンタクトホール
と下層配線又は電極層との間の距離をできるだけ短くし
て、素子の高集積化を達成するものである。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、下層電極又は配線層を形成後、層間絶縁膜を
形成し、次に、この相関絶縁膜にコンタクトホールを開
口し、その後、上部の電極又は配線層を堆積する前に薄
膜のＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２又はＳｉ３Ｎ４／
ＳｉＯ２／Ｓｉ３Ｎ４の３層膜を堆積させる。上記コン
タクトホール底部の上記３層膜を除去した後、上層の電
極又は配線層を形成することによって、上記上層と下層
の配線又は電極層は、たとえコンタクトホール開口時に
コンタクトホールと下層電極層が非常に近接してしまっ
ていても、次に堆積する３層絶縁膜によって上部電極層
とは絶縁される。また上記３層絶縁膜は欠陥密度が低く
電界強度も大きいので、薄膜化が可能で、その為、コン
タクトホールの大きさが小さくなってしまうことも最小
限に抑制される。これによりコンタクトホールと下層電
極層の間隔は、従来よりも大幅に小さく設計できる為、
素子の高集積化が可能となるものである。
形成し、次に、この相関絶縁膜にコンタクトホールを開
口し、その後、上部の電極又は配線層を堆積する前に薄
膜のＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２又はＳｉ３Ｎ４／
ＳｉＯ２／Ｓｉ３Ｎ４の３層膜を堆積させる。上記コン
タクトホール底部の上記３層膜を除去した後、上層の電
極又は配線層を形成することによって、上記上層と下層
の配線又は電極層は、たとえコンタクトホール開口時に
コンタクトホールと下層電極層が非常に近接してしまっ
ていても、次に堆積する３層絶縁膜によって上部電極層
とは絶縁される。また上記３層絶縁膜は欠陥密度が低く
電界強度も大きいので、薄膜化が可能で、その為、コン
タクトホールの大きさが小さくなってしまうことも最小
限に抑制される。これによりコンタクトホールと下層電
極層の間隔は、従来よりも大幅に小さく設計できる為、
素子の高集積化が可能となるものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図ないし第５図は同実施例の製造工程図であるが、これ
は本発明を、第一層目の電極層の高さが高いＥＰＲＯＭ
（紫外線消去型ＰＲＯＭ）に適用した場合の例である。
第１図はコンタクトホールを形成する前の一般的なＥＰ
ＲＯＭの断面図で、１はＰ形シリコン基板、２はＮ＋拡
散層で、３は２層ポリシリコンよりなるＥＰＲＯＭセル
（第一層目の電極・配線層に相当）、４は層間絶縁膜で
ある。その後コンタクトホール開口のためのフォトリソ
グラフィーを行う。第２図に示すようにレジスト５を塗
布し、フォトリソグラフィー工程によりレジスト５のパ
ターニングを行ない、ＲＩＥ（リアクティブ・イオン・
エッチング）法によりコンタクトホール６を開口する。
この場合、コンタクトホール６とポリシリコン３間の距
離が短いので、部分７でポリシリコン電極３の側面の絶
縁層が非常に薄くなっている。このまま第２層目（上
層）の例えばＡｌ配線層を堆積させれば当然そのＡｌ配
線層とポリシリコン電極３は絶縁膜中の欠陥等によりシ
ョートしてしまう確率が増す。そこで第３図に示すよう
に例えばＬＰＣＶＤ法（ロープレッシャＣＶＤ法）によ
りＳｉＯ２膜８／Ｓｉ３Ｎ４膜９／ＳｉＯ２膜１０の３
層膜を例えばそれぞれ１００／１２０／１００Å堆積さ
せる。この３層膜の欠陥密度は通常０．０１cm−２以下
で、電界強度は極性によらず通常３０Ｖ以上、２０Ｖ印
加時のリーク電流も１０−１０Ａ／mm２以下である。
図ないし第５図は同実施例の製造工程図であるが、これ
は本発明を、第一層目の電極層の高さが高いＥＰＲＯＭ
（紫外線消去型ＰＲＯＭ）に適用した場合の例である。
第１図はコンタクトホールを形成する前の一般的なＥＰ
ＲＯＭの断面図で、１はＰ形シリコン基板、２はＮ＋拡
散層で、３は２層ポリシリコンよりなるＥＰＲＯＭセル
（第一層目の電極・配線層に相当）、４は層間絶縁膜で
ある。その後コンタクトホール開口のためのフォトリソ
グラフィーを行う。第２図に示すようにレジスト５を塗
布し、フォトリソグラフィー工程によりレジスト５のパ
ターニングを行ない、ＲＩＥ（リアクティブ・イオン・
エッチング）法によりコンタクトホール６を開口する。
この場合、コンタクトホール６とポリシリコン３間の距
離が短いので、部分７でポリシリコン電極３の側面の絶
縁層が非常に薄くなっている。このまま第２層目（上
層）の例えばＡｌ配線層を堆積させれば当然そのＡｌ配
線層とポリシリコン電極３は絶縁膜中の欠陥等によりシ
ョートしてしまう確率が増す。そこで第３図に示すよう
に例えばＬＰＣＶＤ法（ロープレッシャＣＶＤ法）によ
りＳｉＯ２膜８／Ｓｉ３Ｎ４膜９／ＳｉＯ２膜１０の３
層膜を例えばそれぞれ１００／１２０／１００Å堆積さ
せる。この３層膜の欠陥密度は通常０．０１cm−２以下
で、電界強度は極性によらず通常３０Ｖ以上、２０Ｖ印
加時のリーク電流も１０−１０Ａ／mm２以下である。
上記３層膜と同様の特性はＳｉ３Ｎ４／ＳｉＯ２／Ｓｉ
３Ｎ４の組み合わせでも実現できる。
３Ｎ４の組み合わせでも実現できる。
次に第４図に示すようにエッチバック法によりコンタク
トホール底部の３層膜を除去した後、第５図に示すよう
に第２層目（上層）の配線層となるＡｌ層１１を堆積
し、パターニングする。これにより２層ポリシリコンと
１層Ａｌ層の構造が完了した。
トホール底部の３層膜を除去した後、第５図に示すよう
に第２層目（上層）の配線層となるＡｌ層１１を堆積
し、パターニングする。これにより２層ポリシリコンと
１層Ａｌ層の構造が完了した。
本発明によると、従来下層電極とコンタクトホール間の
距離を１μｍ程度に設計しなければならなかったのが、
大幅に縮小できる。理論的には０μｍとしてもショート
は起こらないが、どこまで短くできるかは、下層の電極
又は配線層の用途や種類等にも左右される。これにより
高集積化が可能となると同時に、従来生じていた配線層
間のショートを大幅に低減できる。
距離を１μｍ程度に設計しなければならなかったのが、
大幅に縮小できる。理論的には０μｍとしてもショート
は起こらないが、どこまで短くできるかは、下層の電極
又は配線層の用途や種類等にも左右される。これにより
高集積化が可能となると同時に、従来生じていた配線層
間のショートを大幅に低減できる。
なお本発明は実施例にのみに限られず種々の応用が可能
である。例えば本実施例では第１層にポリシリコン、第
２層にＡｌを用いた場合について述べたが、これに限定
されないことはもちろんである。
である。例えば本実施例では第１層にポリシリコン、第
２層にＡｌを用いた場合について述べたが、これに限定
されないことはもちろんである。
［発明の効果］ 以上説明した如く本発明によれば下層配線又は電極層
と、コンタクトホール開口後に形成する上部配線層との
間に、薄くかつ信頼性の高い絶縁膜を堆積させることに
より、コンタクトホールと下層配線又は電極層との間の
距離をできるだけ短くして、素子の高集積化を達成する
ことができるものである。
と、コンタクトホール開口後に形成する上部配線層との
間に、薄くかつ信頼性の高い絶縁膜を堆積させることに
より、コンタクトホールと下層配線又は電極層との間の
距離をできるだけ短くして、素子の高集積化を達成する
ことができるものである。
第１図ないし第５図は本発明の一実施例の製造工程説明
図である。 １……Ｐ形シリコン基板、２……Ｎ＋拡散層、３……２
層ポリシリコン層、４……層間絶縁膜、５……フォトレ
ジスト、６……コンタクト開口部、７……問題となる領
域、８……ＳｉＯ２層、９……Ｓｉ３Ｎ４層、１０……
ＳｉＯ２層、１１……Ａｌ配線層。
図である。 １……Ｐ形シリコン基板、２……Ｎ＋拡散層、３……２
層ポリシリコン層、４……層間絶縁膜、５……フォトレ
ジスト、６……コンタクト開口部、７……問題となる領
域、８……ＳｉＯ２層、９……Ｓｉ３Ｎ４層、１０……
ＳｉＯ２層、１１……Ａｌ配線層。
Claims (2)
- 【請求項１】２層以上の配線又は電極層を有し、このう
ちの下層の配線又は電極層の上に層間絶縁膜を有し、こ
の層間絶縁膜にコンタクトホールが開口され、このコン
タクトホールを含み上層の配線又は電極層が設けられた
半導体装置において、前記コンタクトホールの側面部と
上層の配線又は電極層との間にＳｉＯ２／Ｓｉ３Ｎ４／
ＳｉＯ２又はＳｉ３Ｎ４／ＳｉＯ２／Ｓｉ３Ｎ４より成
る３層絶縁膜を有することを特徴とする半導体装置。 - 【請求項２】半導体基板上に２層以上の配線又は電極層
を有する半導体装置の製造方法において、下層の配線又
は電極層を形成する工程と、前記下層の配線又は電極層
上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコ
ンタクトホールを開口する工程と、前記コンタクトホー
ルを含む層間絶縁膜上にＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ
２又は Ｓｉ３Ｎ４／ＳｉＯ２／Ｓｉ３Ｎ４よりなる３層膜を堆
積する工程と、前記コンタクトホール底部の前記３層膜
をエッチバック法により除去し、前記コンタクトホール
側面に前記３層膜を残す工程と、前記コンタクトホール
を含み上層の配線又は電極層を堆積させる工程とを具備
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12339687A JPH0620102B2 (ja) | 1987-05-20 | 1987-05-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12339687A JPH0620102B2 (ja) | 1987-05-20 | 1987-05-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288047A JPS63288047A (ja) | 1988-11-25 |
| JPH0620102B2 true JPH0620102B2 (ja) | 1994-03-16 |
Family
ID=14859526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12339687A Expired - Fee Related JPH0620102B2 (ja) | 1987-05-20 | 1987-05-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620102B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3029444U (ja) * | 1995-01-04 | 1996-10-01 | 恰 高橋 | 雪上タイヤ |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2672537B2 (ja) * | 1987-12-21 | 1997-11-05 | 株式会社東芝 | 不揮発性半導体装置の製造方法 |
| JPH0687483B2 (ja) * | 1988-02-13 | 1994-11-02 | 株式会社東芝 | 半導体装置 |
| US5506440A (en) * | 1991-08-30 | 1996-04-09 | Sgs-Thomson Microelectronics, Inc. | Poly-buffered LOCOS process |
| US6060766A (en) * | 1997-08-25 | 2000-05-09 | Advanced Micro Devices, Inc. | Protection of hydrogen sensitive regions in semiconductor devices from the positive charge associated with plasma deposited barriers or layers |
| JP3287322B2 (ja) * | 1998-12-28 | 2002-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6404007B1 (en) | 1999-04-05 | 2002-06-11 | Fairchild Semiconductor Corporation | Trench transistor with superior gate dielectric |
| US6461918B1 (en) | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US7345342B2 (en) | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6677641B2 (en) | 2001-10-17 | 2004-01-13 | Fairchild Semiconductor Corporation | Semiconductor structure with improved smaller forward voltage loss and higher blocking capability |
| US7132712B2 (en) | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| US7061066B2 (en) | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| KR100859701B1 (ko) | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US7033891B2 (en) | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US7265415B2 (en) | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| AT504998A2 (de) | 2005-04-06 | 2008-09-15 | Fairchild Semiconductor | Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben |
| US7385248B2 (en) | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| CN101868856B (zh) | 2007-09-21 | 2014-03-12 | 飞兆半导体公司 | 用于功率器件的超结结构及制造方法 |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
-
1987
- 1987-05-20 JP JP12339687A patent/JPH0620102B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3029444U (ja) * | 1995-01-04 | 1996-10-01 | 恰 高橋 | 雪上タイヤ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63288047A (ja) | 1988-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0620102B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01503021A (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| US6677193B2 (en) | Method of producing semiconductor device and its structure | |
| JPH06209085A (ja) | スタック形ｄｒａｍコンデンサ構造体とその製造方法 | |
| JPS63211672A (ja) | 半導体集積回路装置 | |
| JPS58213449A (ja) | 半導体集積回路装置 | |
| JPH09307077A (ja) | 半導体装置の製造方法 | |
| JPS63271958A (ja) | 多層配線形成方法 | |
| JP2720480B2 (ja) | 多層配線形成法 | |
| JPS613431A (ja) | 多層配線を有する半導体装置およびその製造方法 | |
| JPH01206650A (ja) | 半導体装置 | |
| JP2001024056A (ja) | 半導体装置の多層配線装置及びその製造方法 | |
| JPH0856024A (ja) | 集積回路の製造方法 | |
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| JPH04260328A (ja) | 半導体装置の製造方法 | |
| JPH0570301B2 (ja) | ||
| JPS63107141A (ja) | 半導体装置の製造方法 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| JPS62118539A (ja) | 多層配線の形成方法 | |
| JPS62130543A (ja) | 半導体装置の製造方法 | |
| JP3028539B2 (ja) | 半導体装置の製造方法 | |
| JPH05166941A (ja) | 半導体セルフアライン・コンタクト構造および製造方法 | |
| JPH0685068A (ja) | 半導体装置の製造方法 | |
| JPS63182838A (ja) | 半導体装置の製造方法 | |
| JPH0240217B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |