JPH0523522B2 - - Google Patents
Info
- Publication number
- JPH0523522B2 JPH0523522B2 JP60126369A JP12636985A JPH0523522B2 JP H0523522 B2 JPH0523522 B2 JP H0523522B2 JP 60126369 A JP60126369 A JP 60126369A JP 12636985 A JP12636985 A JP 12636985A JP H0523522 B2 JPH0523522 B2 JP H0523522B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- voltage
- bipolar transistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45176—A cross coupling circuit, e.g. consisting of two cross coupled transistors, being added in the load circuit of the amplifying transistors of a differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45696—Indexing scheme relating to differential amplifiers the LC comprising more than two resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45722—Indexing scheme relating to differential amplifiers the LC comprising one or more source followers, as post buffer or driver stages, in cascade in the LC
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はコレクタが負荷抵抗を経て給電端子に
夫々接続された第１バイポーラトランジスタ及び
第２バイポーラトランジスタを有する差動増幅器
と、エミツタ・フオロワとして配置され且つベー
スが第１バイポーラトランジスタのコレクタに接
続された第３バイポーラトランジスタを有する第
１電圧フオロワ回路と、エミツタ・フオロワとし
て配置され且つベースが第２バイポーラトランジ
スタのコレクタに接続された第４バイポーラトラ
ンジスタを有する第２電圧フオロワ回路とを具え
るレベルシシフト回路に関するものである。
夫々接続された第１バイポーラトランジスタ及び
第２バイポーラトランジスタを有する差動増幅器
と、エミツタ・フオロワとして配置され且つベー
スが第１バイポーラトランジスタのコレクタに接
続された第３バイポーラトランジスタを有する第
１電圧フオロワ回路と、エミツタ・フオロワとし
て配置され且つベースが第２バイポーラトランジ
スタのコレクタに接続された第４バイポーラトラ
ンジスタを有する第２電圧フオロワ回路とを具え
るレベルシシフト回路に関するものである。
斯る回路は、一般に、その回路の出力側の直流
電圧レベルを次段の回路の入力側の直流電圧レベ
ルに整合するために使用されている。特に、斯る
回路は、ビデオ装置に使用する高周波プリスケー
リング回路の連続する分周器段の間に配置する。
電圧レベルを次段の回路の入力側の直流電圧レベ
ルに整合するために使用されている。特に、斯る
回路は、ビデオ装置に使用する高周波プリスケー
リング回路の連続する分周器段の間に配置する。
斯るレベルシフト回路は、特に米国特許第
4237388号明細書から既知である。
4237388号明細書から既知である。
一般に、斯る回路の差動増幅器によれば電圧利
得が追加され、これにより回路が用いられるシス
テムの総合利得を好適なものとし、且つ直流電圧
レベルの実際のシフトは、エミツタ・フオロワ回
路により行う。
得が追加され、これにより回路が用いられるシス
テムの総合利得を好適なものとし、且つ直流電圧
レベルの実際のシフトは、エミツタ・フオロワ回
路により行う。
しかし、この従来の回路には、十分大きな帯域
幅を得るため、特定の利得に対する電力消費が比
較的大きくなる欠点がある。原理的には、この電
力消費は、差動増幅器のトランジタに流れる零入
力電流を減少させることにより低減することがで
きるが、これは、所望の利得を得るために負荷抵
抗を増大する必要があることを意味する。実際の
ところ、利得は負荷抵抗と零入力電流との積に比
例する。しかし、負荷抵抗を増大すると、回路の
帯域幅が減少するようになる。帯域幅は時定数に
より決定され、時定数は、負荷抵抗と、エミツ
タ・フオロワ回路の入力端子間の有効キヤパシタ
ンスとの積に主として依存する。このキヤパシタ
ンスはエミツタ・フオロワトランジスタのキヤパ
シタンスと、エミツタ・フオロワに負荷として接
続する回路の入力キヤパシタンスとにより決定さ
れる。
幅を得るため、特定の利得に対する電力消費が比
較的大きくなる欠点がある。原理的には、この電
力消費は、差動増幅器のトランジタに流れる零入
力電流を減少させることにより低減することがで
きるが、これは、所望の利得を得るために負荷抵
抗を増大する必要があることを意味する。実際の
ところ、利得は負荷抵抗と零入力電流との積に比
例する。しかし、負荷抵抗を増大すると、回路の
帯域幅が減少するようになる。帯域幅は時定数に
より決定され、時定数は、負荷抵抗と、エミツ
タ・フオロワ回路の入力端子間の有効キヤパシタ
ンスとの積に主として依存する。このキヤパシタ
ンスはエミツタ・フオロワトランジスタのキヤパ
シタンスと、エミツタ・フオロワに負荷として接
続する回路の入力キヤパシタンスとにより決定さ
れる。
これがため、本発明の目的は、利得及び帯域幅
が従来の回路の場合と同一であつても電力消費が
従来の場合よりも少ないレベルシフト回路を提供
せんとするにある。
が従来の回路の場合と同一であつても電力消費が
従来の場合よりも少ないレベルシフト回路を提供
せんとするにある。
本発明のレベルシフト回路は、第３バイポーラ
トランジスタのコレクタを第２バイポーラトラン
ジスタの負荷抵抗の口出しタツプに接続し、第４
バイポーラトランジスタのコレクタを第１バイポ
ーラトランジスタの負荷抵抗の口出しタツプに接
続するようにしたこと特徴とする。
トランジスタのコレクタを第２バイポーラトラン
ジスタの負荷抵抗の口出しタツプに接続し、第４
バイポーラトランジスタのコレクタを第１バイポ
ーラトランジスタの負荷抵抗の口出しタツプに接
続するようにしたこと特徴とする。
本発明において、エミツタ・フオロワトランジ
スタのコレタクを、差動増幅器のコレクタにおけ
る負荷抵抗の口出しタツプに交叉接続するため、
従来の回路では利得がすでにロールオフする範囲
の高い周波数の個所に追加の増幅率が得られるよ
うになる。この追加の増幅率のため、回路の帯域
幅が拡大する。帯域幅を大きくせずに従来と同じ
値に維持する場合には、トンジスタの零入力電流
を減少させることにより電力消費を抵減すること
ができる。
スタのコレタクを、差動増幅器のコレクタにおけ
る負荷抵抗の口出しタツプに交叉接続するため、
従来の回路では利得がすでにロールオフする範囲
の高い周波数の個所に追加の増幅率が得られるよ
うになる。この追加の増幅率のため、回路の帯域
幅が拡大する。帯域幅を大きくせずに従来と同じ
値に維持する場合には、トンジスタの零入力電流
を減少させることにより電力消費を抵減すること
ができる。
図面につき本発明を説明する。
第１図は、従来のレベルシフト回路を示す図で
ある。斯る従来のレベルシフト回路は、２個のト
ランジスタT1及びT2を有し、その共通エミツタ
端子を電流源I1を経て負の給電端子２に接続して
形成した差動増幅器を具える。トランジスタT1
及びT2のコレタを負荷抵抗R0を経て正の給電端
子３に夫々接続する。トランジスタT1のコレク
タをエミツタ・フオロワトランジスタT3のベー
スに接続し、このトランジススタT3のエミツタ
を電流源I2を経て負の給電端子２に接続し、その
コレクタを正の給電端子３に接続する。同様にし
て、トランジスタT2のコレクタをエミツタ・フ
オロワトランジスタT4のベースに接続し、この
トランジスタT4のエミツタ通路には電流源I3を配
設する。トランジスタT2のベースには基準電圧
Vrefを供給する。入力信号ViをトランジスタT1の
ベースに供給する。この入力信号Viを、出力側が
基準電圧Vrefに等しい直流電圧となる前段の回路
から受ける。回路の出力電圧はトランジスタT3
及びT4のエミツタに夫々接続されている出力端
子４及び５から取り出す。従つて、差動増幅器
T1，T2は、シングルエンド形で駆動され、２個
の相補出力信号は出力端子４及び５に得ることが
できる。この出力信号は、例えば２個の分周器を
相互接続するために回路を用いる場合に必要であ
る。これら分周器は、一般に２個の相補入力端子
及び１個の出力端子を具える。差動増幅器T1，
T2は、入力差動電圧V1＝Vi−Vrefを増幅し、増
幅された電圧V2は、出力端子４及び５の間に現
われる。実際の直流電圧レベルのシフトは、エミ
ツタ・フオロワトランジスタT3及びT4によりほ
ぼ完全に行う。出力端子４及び５の直流電圧は、
トランジスタT1及びT2のコレクタ直流電圧より
小さい１ベース・エミツタ電圧であり、この電圧
はこれらトランジスタT1及びT2のベースでの直
流電圧にほぼ等しい。
ある。斯る従来のレベルシフト回路は、２個のト
ランジスタT1及びT2を有し、その共通エミツタ
端子を電流源I1を経て負の給電端子２に接続して
形成した差動増幅器を具える。トランジスタT1
及びT2のコレタを負荷抵抗R0を経て正の給電端
子３に夫々接続する。トランジスタT1のコレク
タをエミツタ・フオロワトランジスタT3のベー
スに接続し、このトランジススタT3のエミツタ
を電流源I2を経て負の給電端子２に接続し、その
コレクタを正の給電端子３に接続する。同様にし
て、トランジスタT2のコレクタをエミツタ・フ
オロワトランジスタT4のベースに接続し、この
トランジスタT4のエミツタ通路には電流源I3を配
設する。トランジスタT2のベースには基準電圧
Vrefを供給する。入力信号ViをトランジスタT1の
ベースに供給する。この入力信号Viを、出力側が
基準電圧Vrefに等しい直流電圧となる前段の回路
から受ける。回路の出力電圧はトランジスタT3
及びT4のエミツタに夫々接続されている出力端
子４及び５から取り出す。従つて、差動増幅器
T1，T2は、シングルエンド形で駆動され、２個
の相補出力信号は出力端子４及び５に得ることが
できる。この出力信号は、例えば２個の分周器を
相互接続するために回路を用いる場合に必要であ
る。これら分周器は、一般に２個の相補入力端子
及び１個の出力端子を具える。差動増幅器T1，
T2は、入力差動電圧V1＝Vi−Vrefを増幅し、増
幅された電圧V2は、出力端子４及び５の間に現
われる。実際の直流電圧レベルのシフトは、エミ
ツタ・フオロワトランジスタT3及びT4によりほ
ぼ完全に行う。出力端子４及び５の直流電圧は、
トランジスタT1及びT2のコレクタ直流電圧より
小さい１ベース・エミツタ電圧であり、この電圧
はこれらトランジスタT1及びT2のベースでの直
流電圧にほぼ等しい。
このレベルシフト回路の特性を説明するため、
第２図には、差動入力段を具える回路を負荷とし
て出力側に接続した場合のレベルシフト回路の電
圧対周波数を示す。周波数Ｆは対数目盛りにて
示し、利得Ａはデシベルにて示す。第２図の特性
曲線は、この回路が本例に従つて構成された場
合の詳細を示す。この場合には利得Ａを少くとも
3dBとし、帯域幅を少くとも120MHzとし、出力
側の電圧掃引を約120mVとすることができた。
利得はこの周波数以下ではすでにロールオフして
いるためこの詳細に実際に合致し得る回路の利得
は、低い周波数で一層高くなり、更に厳密に必要
な周波数範囲より広い周波数範囲にわたつて、こ
の回路は動作するものである。供給電圧が5Vの
場合には、特性の場合の回路の消費電力及び最
適な設計は、5.5mWにほぼ等しいことである。
第２図には、差動入力段を具える回路を負荷とし
て出力側に接続した場合のレベルシフト回路の電
圧対周波数を示す。周波数Ｆは対数目盛りにて
示し、利得Ａはデシベルにて示す。第２図の特性
曲線は、この回路が本例に従つて構成された場
合の詳細を示す。この場合には利得Ａを少くとも
3dBとし、帯域幅を少くとも120MHzとし、出力
側の電圧掃引を約120mVとすることができた。
利得はこの周波数以下ではすでにロールオフして
いるためこの詳細に実際に合致し得る回路の利得
は、低い周波数で一層高くなり、更に厳密に必要
な周波数範囲より広い周波数範囲にわたつて、こ
の回路は動作するものである。供給電圧が5Vの
場合には、特性の場合の回路の消費電力及び最
適な設計は、5.5mWにほぼ等しいことである。
第３図は、本発明のレベルシフト回路を示し、
同一の部分には第１図と同一の符号を付して示
す。トランジスタT1及びT2の負荷抵抗を、２個
の抵抗aR0及び（１−ａ）R0に夫々分割する。ト
ランジスタT3のコレクタをトランジスタT2の負
荷抵抗の口出しタツプ７に接続し、トランジスタ
T4のコレクタをトランジスタT1の負荷抵抗の口
出しタツプ６に接続する。この回路は、低周波数
では第１図に示した回路と同様な動作を行なう。
しかし、高い周波数では追加の増幅率が得られ、
これを第４図につき説明する。このレベルシフト
回路には差動入力段を具える回路が負荷として接
続されているものとする。高い周波数での回路の
作動を解析するため、この回路には、差動入力段
の入力キヤパシタンスが容量性負荷として接続さ
れているものとし、これを第３図に出力端子４及
び５の間のキヤパシタンスC1として破線にて示
す。したがつてトランジスタT3のベースにおけ
る有効キヤパシタンスは、トランジスタT3の接
合キヤパシタンス及び空乏キヤパシタンスに依存
し、これを第３図ではキヤパシタンスC2として
破線で示す。さらにこの有効キヤパシタンスはキ
ヤパシタンスC1に依存する。同様にして、トラ
ンジスタT4のベースにおける有効キヤパシタン
スはトランジスタT4のベース及びエミツタの間
のキヤパシタンスC3に依存し、これを第３図に
は破線で示し、さらにこの有効キヤパシタンスは
キヤパシタンスC1に依存する。これがため、回
路に差動負荷を設ける必要がなくなる。或いは
又、回路の出力のうちの１つのみに負荷をかける
ことができる。その場合にはこの回路の入力キヤ
パシタンスにほぼ等しいキヤパシタンスをその他
の出力端子へ接続しなければならない。周波数の
高い場合の回路の作動を説明するため、第４ａ図
に示すように、段階状に減少する入力電圧Viを、
トランジスタT1のベースに供給する。この入力
電圧ViによりトランジスタT1のコレクタにステ
ツプ状の電圧増加が起り、従つてトランジスタ
T3のベース電圧もステツプ状に増加し、これと
相補的に、トランジスタT2のコレクタ電圧がス
テツプ状に減少し、従つて、トランジスタT4の
ベース電圧がステツプ状に減少する。かかる状態
を第４ｂ，４ｃ図に夫々破線にて示す。これら電
圧ステツプは、差動増幅器の漂遊容量により、入
力信号の電圧ステツプより傾きがなだらかとな
る。トランジスタT3のベース電圧がステツプ状
に変化することによつてトランジスタT3のコレ
クタ電流が正のステツプ状となり、このためトラ
ンジスタT3のベースに有効に作用するキヤパシ
タンスを充電すると共に出力端子４の電圧がトラ
ンジスタT3のベース電圧に伴つて変化する。か
かる状態を第４ｄ図に破線で示す。さらに、トラ
ンジスタT4のコレクタ電流が負のピークとなり、
次に出力端子５の電圧がトランジスタT4のベー
ス電圧に伴つて変化する。この状態を第４ｅ図に
示す。トランジスタT3のコレクタをトランジス
タT2の負荷抵抗の口出しタツプ７に接続するた
め、トランジスタT3のコレクタ電流が正のピー
クとなり、口出しタツプ７の電圧が負の電圧ピー
クとなる。この電圧ピークにより、トランジスタ
T2のコレクタ電圧に追加のステツプが現われ、
これにより、トランジスタT2のコレクタの実際
の電圧ステツプは傾きが急になる。この状態を第
４ｃ図の実線で示す。これがため、トランジスタ
T4のベースの有効キヤパシタンスは急速に放電
し、出力端子５の電圧も急速に減少する。この状
態を第４ｅ図の実線で示す。トランジスタT4の
コレクタをトランジスタT1の負荷抵抗の口出し
タツプ６に接続するため、トランジスタT1のコ
レクタ電圧にも追加電圧ステツプが現われ、出力
端子４の電圧は急速に増加する。この状態を第４
ｂ及び４ｄ図の実線で示す。
同一の部分には第１図と同一の符号を付して示
す。トランジスタT1及びT2の負荷抵抗を、２個
の抵抗aR0及び（１−ａ）R0に夫々分割する。ト
ランジスタT3のコレクタをトランジスタT2の負
荷抵抗の口出しタツプ７に接続し、トランジスタ
T4のコレクタをトランジスタT1の負荷抵抗の口
出しタツプ６に接続する。この回路は、低周波数
では第１図に示した回路と同様な動作を行なう。
しかし、高い周波数では追加の増幅率が得られ、
これを第４図につき説明する。このレベルシフト
回路には差動入力段を具える回路が負荷として接
続されているものとする。高い周波数での回路の
作動を解析するため、この回路には、差動入力段
の入力キヤパシタンスが容量性負荷として接続さ
れているものとし、これを第３図に出力端子４及
び５の間のキヤパシタンスC1として破線にて示
す。したがつてトランジスタT3のベースにおけ
る有効キヤパシタンスは、トランジスタT3の接
合キヤパシタンス及び空乏キヤパシタンスに依存
し、これを第３図ではキヤパシタンスC2として
破線で示す。さらにこの有効キヤパシタンスはキ
ヤパシタンスC1に依存する。同様にして、トラ
ンジスタT4のベースにおける有効キヤパシタン
スはトランジスタT4のベース及びエミツタの間
のキヤパシタンスC3に依存し、これを第３図に
は破線で示し、さらにこの有効キヤパシタンスは
キヤパシタンスC1に依存する。これがため、回
路に差動負荷を設ける必要がなくなる。或いは
又、回路の出力のうちの１つのみに負荷をかける
ことができる。その場合にはこの回路の入力キヤ
パシタンスにほぼ等しいキヤパシタンスをその他
の出力端子へ接続しなければならない。周波数の
高い場合の回路の作動を説明するため、第４ａ図
に示すように、段階状に減少する入力電圧Viを、
トランジスタT1のベースに供給する。この入力
電圧ViによりトランジスタT1のコレクタにステ
ツプ状の電圧増加が起り、従つてトランジスタ
T3のベース電圧もステツプ状に増加し、これと
相補的に、トランジスタT2のコレクタ電圧がス
テツプ状に減少し、従つて、トランジスタT4の
ベース電圧がステツプ状に減少する。かかる状態
を第４ｂ，４ｃ図に夫々破線にて示す。これら電
圧ステツプは、差動増幅器の漂遊容量により、入
力信号の電圧ステツプより傾きがなだらかとな
る。トランジスタT3のベース電圧がステツプ状
に変化することによつてトランジスタT3のコレ
クタ電流が正のステツプ状となり、このためトラ
ンジスタT3のベースに有効に作用するキヤパシ
タンスを充電すると共に出力端子４の電圧がトラ
ンジスタT3のベース電圧に伴つて変化する。か
かる状態を第４ｄ図に破線で示す。さらに、トラ
ンジスタT4のコレクタ電流が負のピークとなり、
次に出力端子５の電圧がトランジスタT4のベー
ス電圧に伴つて変化する。この状態を第４ｅ図に
示す。トランジスタT3のコレクタをトランジス
タT2の負荷抵抗の口出しタツプ７に接続するた
め、トランジスタT3のコレクタ電流が正のピー
クとなり、口出しタツプ７の電圧が負の電圧ピー
クとなる。この電圧ピークにより、トランジスタ
T2のコレクタ電圧に追加のステツプが現われ、
これにより、トランジスタT2のコレクタの実際
の電圧ステツプは傾きが急になる。この状態を第
４ｃ図の実線で示す。これがため、トランジスタ
T4のベースの有効キヤパシタンスは急速に放電
し、出力端子５の電圧も急速に減少する。この状
態を第４ｅ図の実線で示す。トランジスタT4の
コレクタをトランジスタT1の負荷抵抗の口出し
タツプ６に接続するため、トランジスタT1のコ
レクタ電圧にも追加電圧ステツプが現われ、出力
端子４の電圧は急速に増加する。この状態を第４
ｂ及び４ｄ図の実線で示す。
周波数の高い場合には、これは利得が更に増加
されたこととなり、出力電圧の縁部がより急峻と
なる。既知のように、これは回路の帯域幅の増加
に相当する。しかし、回路の消費電力を減少させ
ることも可能である。負荷抵抗を増加することに
より、帯域幅は当初の値に減少し得、電流源1
の電流を、利得を減らすことなく、減少させるこ
とができる。
されたこととなり、出力電圧の縁部がより急峻と
なる。既知のように、これは回路の帯域幅の増加
に相当する。しかし、回路の消費電力を減少させ
ることも可能である。負荷抵抗を増加することに
より、帯域幅は当初の値に減少し得、電流源1
の電流を、利得を減らすことなく、減少させるこ
とができる。
第３図に示す回路の特性を第１図に示した回路
の特性と比較するため、第５図に回路の利得対周
波数特性を示す。この回路も同一の条件、即ち少
なくとも3dBの利得と少なくとも120MHzの帯域
幅を有することを、満足する必要がある。この特
性曲線から明らかなように、利得Ａの立ち上り
が高周波数で発生し、その範囲は既知の回路の利
得がロール・オフする範囲である。この立ち上り
は、負荷抵抗の口出しタツプ６及び７の位置を制
限する要因ａに依存する。この主要因ａのため利
得は急峻に立ち上がる。抵抗R0及び電流1をそ
のままにする場合には、この立ち上りにより第１
図に示す回路と比べて第３図の回路の帯域幅は大
きくなる。しかし、第３図に示す回路の帯域幅
は、負荷抵抗R0を増加することによつて、当初
の回路の帯域幅に等しくすることがきる。実際の
ところ帯域幅は負荷抵抗R0の値に逆比例する。
しかし、負荷抵抗R0が増加しても電流1をその
ままにする場合には利得は増加する。当初の回路
の利得と同一な利得を得るために、電流1を減
少する必要がある。この結果、利得の立ち上りに
対しては、負荷抵抗R0の抵抗を増加し、差動増
幅器の電流源1の電流を減少して、消費電力を
減少する一方で、利得及び帯域幅をほぼ同一に維
持するようにする。5Vの供給電圧の場合、特性
曲線における回路の消費電力はほぼ0.75mWで
あり、この値は当初の消費電力の約15％である。
さらにこの回路の利点は、電流1を減少させる
ことにより、回路の入力インピーダンスを増加で
きることである。その理由は、トランジスタT1
及びT2のエミツタ抵抗が、電流の減少につれて
増大するからである。
の特性と比較するため、第５図に回路の利得対周
波数特性を示す。この回路も同一の条件、即ち少
なくとも3dBの利得と少なくとも120MHzの帯域
幅を有することを、満足する必要がある。この特
性曲線から明らかなように、利得Ａの立ち上り
が高周波数で発生し、その範囲は既知の回路の利
得がロール・オフする範囲である。この立ち上り
は、負荷抵抗の口出しタツプ６及び７の位置を制
限する要因ａに依存する。この主要因ａのため利
得は急峻に立ち上がる。抵抗R0及び電流1をそ
のままにする場合には、この立ち上りにより第１
図に示す回路と比べて第３図の回路の帯域幅は大
きくなる。しかし、第３図に示す回路の帯域幅
は、負荷抵抗R0を増加することによつて、当初
の回路の帯域幅に等しくすることがきる。実際の
ところ帯域幅は負荷抵抗R0の値に逆比例する。
しかし、負荷抵抗R0が増加しても電流1をその
ままにする場合には利得は増加する。当初の回路
の利得と同一な利得を得るために、電流1を減
少する必要がある。この結果、利得の立ち上りに
対しては、負荷抵抗R0の抵抗を増加し、差動増
幅器の電流源1の電流を減少して、消費電力を
減少する一方で、利得及び帯域幅をほぼ同一に維
持するようにする。5Vの供給電圧の場合、特性
曲線における回路の消費電力はほぼ0.75mWで
あり、この値は当初の消費電力の約15％である。
さらにこの回路の利点は、電流1を減少させる
ことにより、回路の入力インピーダンスを増加で
きることである。その理由は、トランジスタT1
及びT2のエミツタ抵抗が、電流の減少につれて
増大するからである。
この回路に、２個の分周器を共に接続して使用
する場合には、周波数の極めて高い周波数で利得
のロール・オフが生じるため、奇数分周器に高調
波の一定のフイルタ作用を得ることができる。
する場合には、周波数の極めて高い周波数で利得
のロール・オフが生じるため、奇数分周器に高調
波の一定のフイルタ作用を得ることができる。
本発明は、図に示した実施例にだけ限定される
ものではない。例えば、入力トランジスタ及びエ
ミツタ・フオロワトランジスタを複合トランジス
タ及び１個以上のダイオードをエミツタ・フオロ
ワトランジスタのエミツタ通路に配置して構成
し、レベルの大きなシフトを得る。本発明はバイ
ポーラトランジスタを使用する実施例について説
明した。しかし、トランジスタを電界効果ランジ
スタとすることもでき、この場合には明細書の記
載の「エミツタ」、「コレクタ」及び「ベース」を
「ソース」「ドレイン」及び「ゲート」と夫々読み
代える必要がある。
ものではない。例えば、入力トランジスタ及びエ
ミツタ・フオロワトランジスタを複合トランジス
タ及び１個以上のダイオードをエミツタ・フオロ
ワトランジスタのエミツタ通路に配置して構成
し、レベルの大きなシフトを得る。本発明はバイ
ポーラトランジスタを使用する実施例について説
明した。しかし、トランジスタを電界効果ランジ
スタとすることもでき、この場合には明細書の記
載の「エミツタ」、「コレクタ」及び「ベース」を
「ソース」「ドレイン」及び「ゲート」と夫々読み
代える必要がある。
第１図は、従来のレベルシフト回路を示す回路
図、第２図は、第１図の回路路の利得対周波数特
性を示す特性図、第３図は、本発明のレベルシフ
ト回路を示す回路図、第４図は、第３図の回路の
数個所の電圧波形を示す波形図、第５図は第３図
の回路の利得対周波数特性を示す特性図である。 T1〜T4……バイポーラトランジスタ、Vi……
入力信号、Vref……基準電圧、1，2，3……
電流源、R0……負荷抵抗、C1〜3……キキヤパシ
タンス、２……負の給電端子、３……正の給電端
子、４，５……出力端子、６，７……口出しタツ
プ。
図、第２図は、第１図の回路路の利得対周波数特
性を示す特性図、第３図は、本発明のレベルシフ
ト回路を示す回路図、第４図は、第３図の回路の
数個所の電圧波形を示す波形図、第５図は第３図
の回路の利得対周波数特性を示す特性図である。 T1〜T4……バイポーラトランジスタ、Vi……
入力信号、Vref……基準電圧、1，2，3……
電流源、R0……負荷抵抗、C1〜3……キキヤパシ
タンス、２……負の給電端子、３……正の給電端
子、４，５……出力端子、６，７……口出しタツ
プ。
Claims (1)
- 【特許請求の範囲】 １ コレクタが負荷抵抗を経て給電端子に夫々接
続された第１バイポーラトランジスタ及び第２バ
イポーラトランジスタを有する差動増幅器と、エ
ミツタ・フオロワとして配置され且つベースが第
１バイポーラトランジスタのコレクタに接続され
た第３バイポーラトランジスタを有する第１電圧
フオロワ回路と、エミツタ・フオロワとして配置
され且つベースが第２バイポーラトランジスタの
コレクタに接続された第４バイポーラトランジス
タを有する第２電圧フオロワ回路とを具えるレベ
ルシフト回路において、第３バイポーラトランジ
スタのコレクタを第２バイポーラトランンジスタ
の負荷抵抗の口出しタツプに接続し、第４バイポ
ーラトランジスタのコレクタを第１バイポーラト
ランジスタの負荷抵抗の口出しタツプに接続する
ようにしたことを特徴とするレベルシフト回路。 ２ 前記第１乃至第４バイポーラトランジスタを
電界効果トランジスタとしたことを特徴とする特
許請求の範囲第１項記載のレベルシフト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8401847A NL8401847A (nl) | 1984-06-12 | 1984-06-12 | Niveauverschuivingsschakeling. |
| NL8401847 | 1984-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS614310A JPS614310A (ja) | 1986-01-10 |
| JPH0523522B2 true JPH0523522B2 (ja) | 1993-04-05 |
Family
ID=19844065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60126369A Granted JPS614310A (ja) | 1984-06-12 | 1985-06-12 | レベルシフト回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4642482A (ja) |
| EP (1) | EP0171095B1 (ja) |
| JP (1) | JPS614310A (ja) |
| CA (1) | CA1243367A (ja) |
| DE (1) | DE3569177D1 (ja) |
| NL (1) | NL8401847A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| JP2766264B2 (ja) * | 1987-10-12 | 1998-06-18 | 株式会社東芝 | 差動増幅回路 |
| US4806800A (en) * | 1987-11-20 | 1989-02-21 | Tandem Computers Incorporated | TTL-to-ECL input translator/driver circuit |
| US5075567A (en) * | 1989-06-26 | 1991-12-24 | Nec Corporation | Electronic switch circuit |
| JPH0444421A (ja) * | 1990-06-11 | 1992-02-14 | Mitsubishi Electric Corp | 論理回路 |
| US5073729A (en) * | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
| US5087837A (en) * | 1990-08-06 | 1992-02-11 | North American Philips Corp., Signetics Div. | Electronic circuit with capacitively enhanced switching |
| DE4109893A1 (de) * | 1991-03-26 | 1992-10-01 | Philips Patentverwaltung | Integrierte schaltungsanordnung mit einem differenzverstaerker |
| EP0544917B1 (en) * | 1991-06-21 | 1999-12-08 | Citizen Watch Co. Ltd. | Capacitive load driving circuit |
| US5298808A (en) * | 1992-01-23 | 1994-03-29 | Vitesse Semiconductor Corporation | Digital logic protocol interface for different semiconductor technologies |
| JPH0637626A (ja) * | 1992-03-27 | 1994-02-10 | Toshiba Corp | バイアス電流供給回路 |
| JP2708333B2 (ja) * | 1992-09-02 | 1998-02-04 | 株式会社東芝 | レベルシフタ回路 |
| US5392045A (en) * | 1992-11-06 | 1995-02-21 | National Semiconductor Corporation | Folder circuit for analog to digital converter |
| EP0777322B1 (fr) * | 1995-11-29 | 2001-10-04 | Koninklijke Philips Electronics N.V. | Amplificateur de tension à large plage de variation et convertisseur analogique/numérique comportant un tel amplificateur |
| CN100395678C (zh) * | 2004-12-28 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 带有改进电源范围的低功率快响应稳压器的器件与方法 |
| JP5034843B2 (ja) * | 2007-10-01 | 2012-09-26 | カシオ計算機株式会社 | Ｃｃｄ出力信号処理回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS606576B2 (ja) * | 1979-09-20 | 1985-02-19 | ソニー株式会社 | 信号変換回路 |
| JPS5883434A (ja) * | 1981-11-13 | 1983-05-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-06-12 NL NL8401847A patent/NL8401847A/nl not_active Application Discontinuation
-
1985
- 1985-06-07 DE DE8585200902T patent/DE3569177D1/de not_active Expired
- 1985-06-07 CA CA000483396A patent/CA1243367A/en not_active Expired
- 1985-06-07 EP EP85200902A patent/EP0171095B1/en not_active Expired
- 1985-06-11 US US06/743,252 patent/US4642482A/en not_active Expired - Fee Related
- 1985-06-12 JP JP60126369A patent/JPS614310A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| NL8401847A (nl) | 1986-01-02 |
| EP0171095B1 (en) | 1989-03-29 |
| CA1243367A (en) | 1988-10-18 |
| US4642482A (en) | 1987-02-10 |
| JPS614310A (ja) | 1986-01-10 |
| DE3569177D1 (en) | 1989-05-03 |
| EP0171095A1 (en) | 1986-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS614310A (ja) | レベルシフト回路 | |
| US3491307A (en) | Differential amplifier featuring pole splitting compensation and common mode feedback | |
| US4216431A (en) | Integrated circuit for frequency conversion | |
| US4088963A (en) | Gain control circuit | |
| US4540953A (en) | Gain control circuit for obtaining a constant output signal amplitude by attenuating an input signal amplitude | |
| US4460876A (en) | Low consumption, wide-band linear amplifier operating in sliding class A | |
| US3962650A (en) | Integrated circuit amplifier having controlled gain and stable quiescent output voltage level | |
| US4611179A (en) | Wide-band type high-frequency amplifier circuit | |
| GB2032716A (en) | Biasing networks for power and amplifiers | |
| US3899743A (en) | Biasing circuit for multistage transistor amplifiers | |
| US4366443A (en) | Television intermediate frequency amplifier | |
| US4348643A (en) | Constant phase limiter | |
| US3678406A (en) | Variable gain amplifier | |
| US4167708A (en) | Transistor amplifier | |
| EP0085401A1 (en) | Electronic circuitry operable with low supply voltage | |
| US4032854A (en) | Amplification and gain control circuit | |
| US5159285A (en) | Differential amplifying circuit having emitter follower circuit | |
| EP0043699A1 (en) | Operational amplifier | |
| JPS5830787B2 (ja) | 信号処理回路 | |
| KR970003719B1 (ko) | 증폭회로 | |
| US3416094A (en) | Automatic gain control system | |
| JPS5949728B2 (ja) | 可変インピ−ダンス回路 | |
| JPS5914817Y2 (ja) | 安定化電源回路 | |
| JPH0210666Y2 (ja) | ||
| US4132963A (en) | Gain controlled signal amplifier |