JPH05235295A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ウエハ−の貼着技術によって、転送用トラン
ジスタの直下に情報記憶用キャパシタを設けたＤＲＡＭ
セルの製造方法において、より簡略化された製造工程で
より高性能の高集積化したＤＲＡＭセルを得る。 【構成】 Ｐ型シリコン半導体基板上にＳｉ₃Ｎ₄からな
る絶縁膜２５を介してストレ−ジ電極、キャパシタ絶縁
膜３０およびセルプレ−ト電極膜３１からなる情報記憶
用キャパシタを形成する。そして、Ｎ型シリコン半導体
基板３２を研摩により平坦化したセルプレ−ト電極膜３
１に貼着し、Ｐ型シリコン半導体基板の露出面を素子分
離用絶縁膜２４をストッパーとして用いて研摩する。そ
して、研摩したＰ型シリコン半導体基板内にｎ⁺型ソ−
ス領域３５がストレ−ジ電極にコンタクトされた情報記
憶用トランジスタを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、さらに詳しくは情報記憶用キャパシタを有
するダイナミック型ランダム・アクセス・メモリ（ＤＲ
ＡＭ）の製造方法の改良に関する。

【０００２】

【従来の技術】現在、高集積化された大容量のＤＲＡＭ
のメモリセルは、１個の転送用トランジスタと１個の情
報記憶用キャパシタとから構成されている。ＤＲＡＭを
高集積化する場合、このメモリセルの占有面積を情報記
憶用キャパシタの容量値を維持しつつ、如何に縮小する
かが重要な課題である。またこれと同時に、転送用トラ
ンジスタの微細化に伴って生じる短チャンネル効果を如
何にして抑止するかという課題もある。

【０００３】近年、これらの点に関してトレンチ構造や
スタック構造が提案されている。しかし、トレンチ構造
についてはトレンチ内の洗浄、均一酸化、埋め込み等の
点で問題がある。他方、スタック構造については表面平
坦化の面から限界があることなど、それぞれに問題点を
有している。そこで、ウエハーの貼着技術によって情報
記憶用キャパシタを転送用トランジスタの直下に形成す
る方法が提案された。これによれば、メモリセルは平面
で見て略一個分の転送用トランジスタの面積を占有する
のみであるから、従来のものに比較して小型となり、ま
た情報記憶用キャパシタの容量も維持することができ
る。この技術は、特開平３−２１８６６４号公報等に記
載されている。

【０００４】以下に、従来例に係る半導体記憶装置の製
造方法を工程順に図面を参照して説明する。 図１４参照：ガラス基板（１）にＰ型シリコン半導体基
板（２）を貼着し、その後半導体基板（２）を所定の厚
さとなるまで表面研摩する。

【０００５】図１５参照：半導体基板（２）に選択エッ
チングにより凹所を形成し、その後ＣＶＤにより不純物
含有シリコンからなる情報記憶用キャパシタのｎ⁺型の
ストレ−ジ電極膜（３）を形成する。 図１６参照：シリコン選択熱酸化法により、ＳｉＯ₂か
らなる素子分離用酸化膜（４）を形成し、その後熱酸化
法によりＳｉＯ₂からなる情報記憶用キャパシタの誘電
体膜（５）を形成する。続いてＣＶＤ法により、多結晶
シリコンからなる情報記憶用キャパシタのセルプレ−ト
電極膜（６）を形成する。

【０００６】図１７参照：ＣＶＤ法により、ＳｉＯ₂か
らなる平坦化膜（７）を形成し、該平坦化膜（７）を鏡
面に近くなるよう研摩する。そして、平坦化膜（７）に
対してシリコン半導体基板（８）を貼着する。 図１８参照：エッチャントをフッ酸とする浸漬法を適用
することにより、ガラス基板（１）のエッチングを行っ
て除去する。

【０００７】図１９参照：シリコン選択酸化法により、
シリコン半導体基板（２）の表面に素子分離用酸化膜
（９）を形成し、熱酸化法によりゲート絶縁膜（１０）
を形成する。その後、多結晶シリコンからなる転送用ト
タンジスタのゲート電極（１１）を形成する。そして、
イオン注入法によりｎ⁺型ソース領域（１２）及びｎ⁺型
ドレイン領域（１３）を形成する。なお、ｎ⁺ 型ソ−ス
領域（１２）は、その下方にある情報記憶用キャパシタ
のストレ−ジ電極膜（３）の突起部分とコンタクトする
ようになっている。

【０００８】図２０参照：熱酸化法により、ゲ−ト電極
（１１）を覆うＳｉＯ₂からなる絶縁膜（１４）を形成
する。この後は、常法の如く、ＰＳＧ膜からなる層間絶
縁膜（１５）、 ｎ⁺型ドレイン領域（１３）にコンタク
トしアルミニウム膜からなるビット線（１６）、ＰＳＧ
膜からなるカバ−膜（１７）を形成する。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た製造方法により製造した半導体記憶装置においては、
以下のような問題点がある。 一枚の完成品ウエハ−を製造するのに、三枚の基板
を準備しこれらを貼着する工程を必要としているので、
製造工程が長く複雑である。すなわち、従来例によれば
ガラス基板（１）、シリコン半導体基板（２）、シリコ
ン半導体基板（８の三基板が必要である。 ｎ⁺ 型ドレイン領域（１３）とその下方のストレ−
ジ電極膜（３）とはＰ型シリコン半導体基板（２）を介
して離間されているのみなので、ストレ−ジ電極膜
（３）に電圧が印加されるとパンチスル−によるショ−
ト状態となり、誤動作を招くおそれがある。 ガラス基板（１）に貼着したシリコン半導体基板
（２）を研摩するに際して仕上がりの厚さがばらつきや
すく、所望の厚さよりも厚く仕上がった場合、ｎ⁺型ソ
−ス領域（１２）とストレ−ジ電極膜（３）とのコンタ
クトがとれず、断線状態となる。 転送用トランジスタの構造は、シリコン半導体基板
（２）上に形成された通常の構造であり、ＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造ではない
ので、微細化を進めた場合に短チャンネル効果を抑止し
つつ高電流駆動力を得ることが困難である。

【００１０】

【課題を解決するための手段】本発明は 上述した課題
に鑑みてなされたものであり、Ｐ型シリコン半導体基板
（２１）上に素子分離用酸化膜（２４）を形成する工程
と、該半導体基板（２１）上に絶縁膜（２５）を形成す
る工程と、該絶縁膜（２５）を選択的にエッチングして
ストレ−ジ電極コンタクト窓（２５ａ）を形成する工程
と、絶縁膜（２５）上に該ストレ−ジ電極コンタクト窓
（２５ａ）を埋め込みストレ−ジ電極膜の一部となるポ
リシリコン膜（２６）を形成する工程と、該ポリシリコ
ン膜（２６）上にキャパシタ絶縁膜（３０）形成する工
程と、平坦化したセルプレ−ト電極膜（３１）を形成す
る工程と、該セルプレ−ト電極膜（３１）に対してＮ型
シリコン半導体基板（３２）を貼着する工程と、Ｐ型シ
リコン半導体基板（２１）の露出した表面を素子分離用
酸化膜（２４）の表面が露出するまで研摩する工程と、
ポリシリコン膜（２６）にストレ−ジ電極コンタクト窓
（２５ａ）においてコンタクトするｎ⁺型ソ−ス領域
（３５）、並びに絶縁膜（２５）を介してポリシリコン
膜（２６）と絶縁されたｎ⁺型ドレイン領域（３６）を
有する転送用トランジスタを形成する工程とを具備する
ことを特徴としている。

【００１１】

【作用】上述した手段よれば、Ｐ型シリコン半導体基板
（２１）とＮ型シリコン半導体基板（３１）との貼着技
術により、転送用トランジスの直下に情報記憶用キャパ
シタを形成しているのでＤＲＡＭセルを高集積化できる
とともに、一枚のＤＲＡＭ完成ウエハ−を得るのに必要
な貼着ウエハ−の枚数を二枚に削減できる。

【００１２】また、ｎ⁺型ドレイン領域（３６）とその
下方のポリシリコン膜（２６）との間には、絶縁膜（２
５）を介在しているので、従来例におけるパンチスル−
によるショ−ト状態を防止できる。さらに、転送用トラ
ンジスタの活性層となるＰ型シリコン半導体基板（２
１）の厚さは、研摩する際のストッパーとなる素子分離
用酸化膜（２４）の厚さにより、正確にコントロ−ルさ
れるので、ｎ⁺型ソ−ス領域（３５）とポリシリコン膜
２６）とのコンタクトを確実にとることができる。

【００１３】さらにまた、転送用トランジスタは薄い活
性層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）構造となるので、電流駆動能力を向上し、
かつ短チャンネル効果を減少できる。

【００１４】

【実施例】図１〜図１３は本発明の半導体記憶装置の製
造方法に係る実施例を示す工程断面図であり、以下これ
を参照して詳細に説明する。 図１参照：まずＰ型シリコン半導体基板（２１）を準備
し、温度９５０℃、ＨＢＷ＋ＨＣｌ酸化の条件で熱酸化
することにより、厚さ約５００ÅのＳｉＯ₂からなるパ
ッド酸化膜（２２）をＰ型シリコン半導体基板（２１）
上に形成する。そして、この上に減圧ＣＶＤ法によっ
て、厚さ約１５００Åの窒化シリコン（Ｓｉ₃Ｎ₄）膜
（２３）を堆積する。そして、フォトエッチング技術を
適用して、該窒化シリコン膜（２３）をパタ−ニングし
て、転送用トランジスタ及び情報記憶キャパシタを形成
する領域にのみ窒化シリコン膜（２３）を残す。

【００１５】図２参照：窒化シリコン膜（２３）を耐酸
化性マスクとし、温度１０００℃、ウエットＯ₂酸化の
条件においてシリコン選択熱酸化を行うことによって、
厚さ約５０００Åの素子分離用酸化膜（２４）を形成す
る。 図３参照：リン酸をエッチャントとする浸漬法によっ
て、耐酸化性マスクとして用いた窒化シリコン膜（２
３）を除去する。また、この後フッ酸をエッチャントと
する浸漬法によって、パッド酸化膜（２２）を除去して
もよい。そして、減圧ＣＶＤ法によって、厚さ約３００
０ÅのＳｉ₃Ｎ₄からなる絶縁膜（２５）を形成する。こ
の絶縁膜（２５）は後述するストレ−ジ電極膜（２９）
とｎ⁺型ドレイン領域（３６）との電気的絶縁を確保す
るためのものである。

【００１６】図４参照：フォトエッチング技術を適用し
て 、パッド酸化膜（２２）及び絶縁膜（２５）の選択
的エッチングを行うことにより、ストレージ電極コンタ
クト窓（２５ａ）を開口する。 図５参照：減圧ＣＶＤ法によって、厚さ約３０００Åの
ポリシリコン膜（２６）を堆積するとともに、ストレー
ジ電極コンタクト窓（２５ａ）を埋め込む。そして、Ｐ
ＯＣｌ₃をソースとした不純物拡散法によって、リンを
ポリシリコン膜（２６）中にドーピングして低抵抗化す
る。

【００１７】図６参照：減圧ＣＶＤ法によって、厚さ約
２μｍのＳｉＯ₂膜を堆積する。そして、フォトリソグラ
フィ−技術を適用して、ＳｉＯ₂膜の選択的エッチング
を行い、情報記憶キャパシタを形成する領域にのみ柱状
膜（２７）を残す。ここで、平面でみた場合の柱状膜
（２７）の領域は、たとえば円形領域となるように選択
的エッチングを行う。

【００１８】図７参照：減圧ＣＶＤ法によって、柱状膜
（２７）及び ポリシリコン膜（２６）を被覆する厚さ
約２０００Åのポリシリコン膜（２８）を堆積する。そ
して、ＰＯＣｌ₃をソースとした不純物拡散法によっ
て、リンをポリシリコン膜（２８）中にドーピングして
低抵抗化する。

【００１９】図８参照：フォトレジストを使用しない異
方性エッチング法（異方性のエッチバック法）を適用し
てポリシリコン膜（２８）のエッチングを行い、柱状膜
（２７）の側面にのみ、円筒状のポリシリコン膜（２８
ａ）を残す。これにより、ポリシリコン膜（２６）はポ
リシリコン膜（２８ａ）の一端面と接続され、ポリシリ
コン膜（２６）と円筒状のポリシリコン膜（２８ａ）と
が一体化されてストレ−ジ電極膜（２９）を構成する。
このように、ストレージ電極（２９）は表面積の大きい
円筒状のポリシリコン膜（２８ａ）を有しているので、
情報記憶キャパシタの容量を増大させることができる。

【００２０】図９参照：フッ酸をエッチャントとする浸
漬法によって柱状膜（２７）を除去する。そして、スト
レージ電極（２９）の表面に、減圧ＣＶＤ法によって、
厚さ約１２０ÅのＳｉ₃Ｎ₄膜を形成し、次いで、温度９
００℃におけるドライ酸化の条件で該Ｓｉ₃Ｎ₄膜の表面
の酸化を行うことによってキャパシタ絶縁膜（３０）を
形成する。

【００２１】図１０参照：減圧ＣＶＤ法によって、厚さ
約２μｍのポリシリコン膜からなるストレージ電極膜
（２９）のセルプレ−ト電極膜（３１）を形成する。こ
のセルプレ−ト電極膜（３１）は、ストレージ電極（２
９）の凹部を埋め込むように形成する。そしてＰＯＣｌ
₃をソースとした不純物拡散法によって、リンをセルプ
レ−ト電極膜（３１）中にドーピングして低抵抗化す
る。この後、セルプレ−ト電極膜（３１）の表面を平坦
化するために研摩を行う。

【００２２】図１１参照：セルプレ−ト電極膜（３１）
に対して、Ｎ型シリコン半導体基板（３２）を貼着す
る。セルプレ−ト電極膜（３１）の導電型はＮ型なの
で、貼着によりＮ型シリコン半導体基板（３２）とのオ
ーミックな電気接続がなされる。したがって、Ｎ型シリ
コン半導体基板（３２）の裏面からセルプレ−ト電極膜
（３１）の外部接続用電極を取り出すことができる。こ
の後、Ｐ型シリコン半導体基板（２１）を素子分離用酸
化膜（２４）の表面が露出するまで、薄く研摩し、かつ
表面を鏡面となるように仕上げる。

【００２３】図１２参照：熱酸化法によって、Ｐ型シリ
コン半導体基板（２１）の表面に厚さ約１７０Åのゲー
ト絶縁膜（３３）を形成する。この後、例えばポリシリ
コンとシリサイド（ＷＳｉ₂等）とを積層したゲート電
極（３４）を形成する。 そして、ゲート電極（３４）
をマスクとしたイオン注入法により、リンあるいはヒ素
をＰ型シリコン半導体基板（２１）の表面に注入して、
ｎ⁺型ソ−ス領域（３５）及びｎ⁺型ドレイン領域（３
６）を形成する。ここで、ｎ⁺型ソ−ス領域（３５）
は、ストレージ電極コンタクト窓（２４ａ）を埋め込ま
れたポリシリコン膜（２６）とコンタクトするようにイ
オン注入の加速電圧及びドーズ量を調節する。なお、Ｐ
型シリコン半導体基板（２１）の厚さは、上述のように
素子分離用酸化膜（２４）をストッパ−としているので
そのばらつきを非常に小さくコントロ−ルでき、イオン
注入の加速電圧及びドーズ量の調節は容易にできる。

【００２４】これにより、ｎ⁺型ソ−ス領域（３５）が
ストレージ電極膜（２９）に電気接続された転送用トラ
ンジスタが完成する。 図１３参照：この後は、常法の如く、ＢＰＳＧ膜からな
る層間絶縁膜（３７）、ｎ⁺ 型ドレイン領域（３６）に
コンタクトしアルミニウム膜等からなるビット線（３
８）、ＰＳＧ膜あるいはＳｉ₃Ｎ₄膜からなるパッシベ−
ション膜（３９）を形成する。

【００２５】以上説明した通りの製造工程を採って製造
した半導体記憶装置においては、ウエハーの貼着技術に
よって情報記憶用キャパシタを転送用トランジスタの直
下に形成しているので、メモリセルは平面で見て略一個
分の転送用トランジスタの面積を占有するのみであるか
ら、情報記憶用キャパシタの容量値を維持しながらメモ
リセルの縮小化を進めることが可能である。

【００２６】しかも、一枚のウエハーを完成するのに必
要なウエハ−枚数は、Ｐ型シリコン半導体基板（２１）
及びＮ型シリコン半導体基板（３２）の二枚のみであ
り、従来例と比較して一枚少ないので、製造工程が短縮
できる。また、ストレージ電極膜（２９）はポリシリコ
ン膜（２６）と円筒状のポリシリコン膜（２８ａ）とか
ら構成されているので、円筒状のポリシリコン膜（２８
ａ）の高さを大きくすることによって、その容量値を自
由に設定できる。

【００２７】また、転送用トランジスタは、パッド酸化
膜（２２）及び絶縁膜（２５）上に形成されており、い
わゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）構造となっている。しかも、転送用トランジスタ
の活性層となるＰ型シリコン半導体基板（２１）の厚さ
は、研摩する際のストッパーとなる素子分離用酸化膜
（２４）の厚さにより、正確にコントロ−ルすることが
できるため、２０００Å程度の薄い活性層を有するＳＯ
Ｉ型の転送用トランジスタが作製できる。これにより、
転送用トランジスタの電流駆動能力が向上し、かつ短チ
ャンネル効果を減少できる。なお、本実施例においては
素子分離用酸化膜（２４）を約５０００Åの厚さに形成
したが、これをさらに薄く形成することにより活性層を
１０００Å程度の厚さに形成することも可能である。

【００２８】さらに、情報記憶用キャパシタを形成した
後に、転送用トランジスタを形成しているので、転送用
トランジスタ形成後の熱処理量が少なくて済む。これに
よりｎ⁺型ソ−ス領域（３５）及びｎ⁺型ドレイン領域
（３６）の拡散深さを浅くできるので、転送用トランジ
スタの微細化を推進することができる。なお、上述した
実施例においては、ストレージ電極膜（２９）はポリシ
リコン膜（２６）と円筒状のポリシリコン膜（２８ａ）
とから構成されているが、円筒状のポリシリコン膜（２
８ａ）の部分を他の形状のポリシリコン膜（例えば、フ
ィン状ポリシリコン膜）に形成してもよいし、容量値は
減少するが円筒状のポリシリコン膜（２８ａ）の部分を
形成する工程を省略することも可能である。

【００２９】

【発明の効果】本発明の半導体記憶装置の製造方法によ
れば、以下の通りの効果を奏することにより、より簡略
化された製造工程でより高性能の高集積化ＤＲＡＭセル
を製造することができる。 二枚のＤＲＡＭウエハ−を完成させるのに必要なウ
エハーを従来例の三枚から二枚に、ウエハーの貼着工程
を二回から一回に削減することができる。 ｎ⁺型ドレイン領域（３６）とその下方のストレ−
ジ電極膜（２９）との間は、厚い絶縁膜（２５）によっ
て絶縁がなされているので、従来例におけるパンチスル
−によるショ−ト状態を防止できる。 転送用トランジスタの活性層となるＰ型シリコン半
導体基板（２１）の厚さは、研摩する際のストッパーと
なる素子分離用酸化膜（２４）の厚さにより、正確にコ
ントロ−ルされるので、ｎ⁺型ソ−ス領域（３５）とス
トレ−ジ電極膜（２９）とのコンタクトを確実にとるこ
とができる。 転送用トランジスタが薄い活性層を有するＳＯＩ構
造となるので、電流駆動能力を向上し、かつ短チャンネ
ル効果を減少できる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体記憶装置の製造方
法を示す第１の断面図である。

【図２】本発明の実施例に係る半導体記憶装置の製造方
法を示す第２の断面図である。

【図３】本発明の実施例に係る半導体記憶装置の製造方
法を示す第３の断面図である。

【図４】本発明の実施例に係る半導体記憶装置の製造方
法を示す第４の断面図である。

【図５】本発明の実施例に係る半導体記憶装置の製造方
法を示す第５の断面図である。

【図６】本発明の実施例に係る半導体記憶装置の製造方
法を示す第６の断面図である。

【図７】本発明の実施例に係る半導体記憶装置の製造方
法を示す第７の断面図である。

【図８】本発明の実施例に係る半導体記憶装置の製造方
法を示す第８の断面図である。

【図９】本発明の実施例に係る半導体記憶装置の製造方
法を示す第９の断面図である。

【図１０】本発明の実施例に係る半導体記憶装置の製造
方法を示す第１０の断面図である

【図１１】本発明の実施例に係る半導体記憶装置の製造
方法を示す第１１の断面図である

【図１２】本発明の実施例に係る半導体記憶装置の製造
工程を示す第１２の断面図である

【図１３】本発明の実施例に係る半導体記憶装置の製造
工程を示す第１３の断面図である

【図１４】従来例に係る半導体記憶装置の製造工程を示
す第１の断面図である。

【図１５】従来例に係る半導体記憶装置の製造工程を示
す第２の断面図である。

【図１６】従来例に係る半導体記憶装置の製造工程を示
す第３の断面図である。

【図１７】従来例に係る半導体記憶装置の製造工程を示
す第４の断面図である。

【図１８】従来例に係る半導体記憶装置の製造工程を示
す第５の断面図である。

【図１９】従来例に係る半導体記憶装置の製造工程を示
す第６の断面図である。

【図２０】従来例に係る半導体記憶装置の製造工程を示
す第７の断面図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型の第一の半導体基板（２１）上
   に素子分離用酸化膜（２４）を形成する工程と、該半導
   体基板（２１）上に絶縁膜（２５）を形成する工程と、
   該絶縁膜（２５）を選択的にエッチングしてストレ−ジ
   電極コンタクト窓（２５ａ）を形成する工程と、絶縁膜
   （２５）上に該ストレ−ジ電極コンタクト窓（２５ａ）
   を埋め込みストレ−ジ電極膜の一部となるポリシリコン
   膜（２６）を形する工程と、該ポリシリコン膜（２６）
   上にキャパシタ絶縁膜（３０）形成する工程と、平坦化
   したセルプレ−ト電極膜（３１）を形成する工程と、該
   セルプレ−ト電極膜（３１）に対して逆導電型の第二の
   半導体基板（３２）を貼着する工程と、第一の半導体基
   板（２１）の露出した表面を素子分離用酸化膜（２４）
   の表面が露出するまで研摩する工程と、ポリシリコン膜
   （２６）にストレ−ジ電極コンタクト窓（２５ａ）にお
   いてコンタクトするソ−ス領域（３５）並びに絶縁膜
   （２５）を介してポリシリコン膜（２６）と絶縁された
   ｎ⁺型ドレイン領域（３６）を有する転送用トランジス
   タを形成する工程とを具備することを特徴とする半導体
   記憶装置の製造方法。
2. 【請求項２】 一導電型の第一の半導体基板（２１）上
   に素子分離用酸化膜（２４）を形成する工程と、該半導
   体基板（２１）上に絶縁膜（２５）を形成する工程と、
   該絶縁膜（２５）を選択的にエッチングしてストレ−ジ
   電極コンタクト窓（２５ａ）を形成する工程と、該スト
   レ−ジ電極コンタクト窓（２５ａ）を埋め込むポリシリ
   コン膜（２６）を形成する工程と、ポリシリコン膜（２
   ６）上の情報記憶キャパシタを形成する領域にＳｉＯ₂
   からなる柱状膜（２７）を形成する工程と、ポリシリコ
   ン膜（２６）及び柱状膜（２７）を被覆するポリシリコ
   ン膜（２８）を形成する工程と、該ポリシリコン膜（２
   ８）の異方性エッチングを行うことにより、柱状膜（２
   ７）の側面に筒状のポリシリコン膜（２８ａ）を形成す
   るとともにポリシリコン膜（２６）と筒状のポリシリコ
   ン膜（２８ａ）とを一体化してストレ−ジ電極膜（２
   ９）を形成する工程と、柱状膜（２７）を除去した後
   に、ストレ−ジ電極膜（２９）上にキャパシタ絶縁膜
   （３０）を形成する工程と、ストレ−ジ電極膜（２９）
   の凹部を埋め込むことにより平坦化したセルプレ−ト電
   極膜（３１）を形成する工程と、該セルプレ−ト電極膜
   （３１）に対して、逆導電型の第二の半導体基板（３
   ２）を貼着する工程と、第一の半導体基板（２１）の露
   出した表面を素子分離用酸化膜（２４）の表面が露出す
   るまで研摩する工程と、ストレ−ジ電極膜（２９）にコ
   ンタクトするソ−ス領域（３５）、並びに絶縁膜（２
   ５）を介してポリシリコン膜（２６）と絶縁されたドレ
   イン領域（３６）を有する転送用トランジスタを形成す
   る工程とを具備することを特徴とする半導体記憶装置の
   製造方法。