JPH05240923A - アドレス変換ｒａｍ搭載デジタル・パターン発生器 - Google Patents

Abstract

(57)【要約】 【目的】 デバッグ時のパターン・データあるいはイン
ストラクションの追加において、再コンパイルやデータ
転送を必要としないパターン発生器を実現する。 【構成】 パターン・メモリと、インストラクション・
メモリと、パターン・メモリとインストラクション・メ
モリをアクセスするためのアドレスを生成するアドレス
・ジェネレータ・ブロックと、そのアドレスを実際のパ
ターン・メモリあるいはインストラクション・メモリの
アドレスに変換するアドレス・コンバージョンＲＡＭ
と、パターン・メモリからのパターン・データを一時格
納しタイミングを合わせて出力するレジスタ・ブロック
と、インストラクション・メモリからの命令語をデコー
ドしアドレス・ジェネレータ・ブロックに対して制御信
号および飛び先アドレスを与えるインストラクション・
デコーダ・ブロックと、各メモリのアクセスおよびレジ
スタ・ブロックへのタイミング等を制御するための信号
を生成するタイミング・ジェネレータ・ブロックからな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・パターン発
生器に関し、特にＬＳＩテスタのような長大パターンを
発生する大容量メモリを備えたパターン発生器において
パターン・データを任意のアドレスにマッピングできる
ようにしたパターン発生器に関する。

【０００２】

【従来の技術】従来のこの種のパターン発生器の一例を
図６に示す。図において、２はパターン・データを格納
したパターン・メモリ、３は分岐命令等の命令語を格納
したインストラクション・メモリ、１はこれらメモリに
対するアドレスを順次インクリメントされるアドレスと
して生成するアドレス・ジェネレータ・ブロック、４は
インストラクション・メモリ３から出力される命令語を
デコードするインストラクション・デコーダ・ブロック
である。

【０００３】５は各部を制御するために必要な信号を発
生するタイミング・ジェネレータ・ブロック、６はパタ
ーン・メモリ２からの出力を一時格納しタイミングを合
わせてパターン出力部（出力ドライバ等であるが、ここ
では図示を省略してある）へ出力するレジスタ・ブロッ
クである。

【０００４】アドレス・ジェネレータ・ブロック１はク
ロックＣＬＫ（クロックパルス）が入力されるごとアド
レスを出力する。このアドレスは通常クロックパルスが
入力されるごとにインクリメントするが、インストラク
ション・デコーダ・ブロック４からループ（ＬＯＯ
Ｐ）、ホールド（ＨＯＬＤ）、ジャンプ（ＪＵＭＰ）等
の指示が来たときには同時に与えられる飛び先きアドレ
ス（ロード・アドレスとして与えられる）を受け、その
アドレスからインクリメントするアドレスを出力する。

【０００５】パターン・メモリ２から読み出されたパタ
ーン・データはレジスタ・ブロック６を介して出力され
る。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うなパターン発生器でパターン・データを追加修正する
場合、以下のような問題がある。

【０００７】パターン・データの追加修正がデバッグ作
業中である場合は、パッチを当ててＪＵＭＰ命令等で別
のアドレスに飛ばして追加パターンをそこで実行させた
後、元のアドレスへ戻すようにする。そして動作確認が
終了すると、パターン・データのプログラムを書き直
し、再コンパイルする必要があり、大変面倒である。

【０００８】また、ハードウェア的にパターン・データ
の追加を行なう場合は、パターン・メモリ内でパターン
が追加されるところから、それ以降の部分のデータを追
加分だけ先のアドレスに転送する。この場合、転送され
るデータは追加部分以降すべてであり、インストラクシ
ョン・データ等も含めて転送する必要がある。加えて、
近年多ピン化傾向によるパターン・データ幅の増加や、
テスト項目増大、パターン量（メモリの深さ）の増加等
により大量のデータ数となるため（例えば、パターン・
データ幅が５１４〜１０２４ビット、インストラクショ
ン・データは４０ビット程度、メモリの深さが１Ｍワー
ド）、転送時間が長くなり現実的な方法とは言えない。

【０００９】パターン量が増えると前述の再コンパイル
の際も長時間を要する。結局どちらの方式を用いるにし
てもパターン・データのデバッグ効率を上げる際のネッ
クとなっている。

【００１０】本発明の目的は、このような問題を解消す
るもので、アドレス・ジェネレータと、パターン・メモ
リおよびインストラクション・メモリの間にアドレス変
換ＲＡＭ（Random Access Memory）を挿入することによ
り、デバッグ時パターン・データあるいはインストラク
ションの追加が生じた場合にも、追加パターン等を新し
いブロックに割り付けアドレス変換ＲＡＭの内容を書き
換えるだけで、再コンパイル、データ転送を行なうこと
なく、パターンの追加を行い、実行することのできるア
ドレス変換ＲＡＭ搭載デジタル・パターン発生器を提供
するものである。

【００１１】

【課題を解決するための手段】このような目的を達成す
る本発明は、パターン・データを格納したパターン・メ
モリと、分岐命令等の命令語を格納したインストラクシ
ョン・メモリと、パターン・メモリとインストラクショ
ン・メモリをアクセスするためのアドレスを生成するア
ドレス・ジェネレータ・ブロックと、アドレス・ジェネ
レータ・ブロックからのアドレスを実際のパターン・メ
モリあるいはインストラクション・メモリのアドレスに
変換するアドレス・コンバージョンＲＡＭと、パターン
・メモリからのパターン・データを一時格納しタイミン
グを合わせて出力するレジスタ・ブロックと、インスト
ラクション・メモリからの命令語をデコードしアドレス
・ジェネレータ・ブロックに対してホールドあるいはス
トップ等の指示および飛び先アドレスを与えるインスト
ラクション・デコーダ・ブロックと、各メモリのアクセ
スおよびレジスタ・ブロックへ与えるラッチ・クロック
等のタイミングを制御する信号を生成するタイミング・
ジェネレータ・ブロックからなる構成とした。

【００１２】

【作用】本発明では特にアドレス・ジェネレータ・ブロ
ックの後にアドレス・コンバージョンＲＡＭを設けて、
そこでアドレス変換を行なう。この変換は全アドレスを
変換するのではなく、下位側アドレスはそのままにし、
上位側のアドレスのみ変換する。これにより、パターン
・メモリあるいはインストラクション・メモリは、上位
側アドレスに対応したブロック別にアクセスすることが
できる。

【００１３】デバッグ時のパターン・データ追加では、
パターン・メモリの空きブロックに追加パターン・デー
タを書き込むと共に、アドレス・コンバージョンＲＡＭ
の内容を変更するだけで済む。命令語の追加に関しても
同様である。

【００１４】これにより、追加修正したパターンを再コ
ンパイルすることなく直ちに実行できるため、デバッグ
効率が格段に向上する。

【００１５】

【実施例】以下実施例に基づき本発明を詳細に説明す
る。図１は本発明に係るアドレス変換ＲＡＭ搭載デジタ
ル・パターン発生器の一例を示すブロック構成図であ
る。図において、図６と同一部分には同一符号を付して
ある。基本的に図６と異なる部分はアドレス・ジェネレ
ータ・ブロック１とパターン・メモリ２の間に挿入接続
したアドレス・コンバータＲＡＭ７である。このアドレ
ス・コンバータＲＡＭ７は、アドレス・ジェネレータ・
ブロック１からのアドレスを実際のパターン・メモリ
２、インストラクション・メモリ３のアドレスに変換す
る機能を有する。ただし、アドレス・ジェネレータ・ブ
ロック１からのアドレスをすべて変換するのではなく、
下位側のアドレスは変換しないで直接各メモリに与え、
上位側のアドレスのみ変換する。なお、下位アドレスの
ビット数は任意でよいが、通常はアドレス・コンバージ
ョンＲＡＭの価格や、メモリ管理のブロック数、１ブロ
ック当りのワード数のトレード・オフ等によりそのビッ
ト数が決定される。タイミング・ジェネレータ・ブロッ
ク５は、アドレス・コンバータＲＡＭ７、パターン・メ
モリ２、インストラクション・メモリ３のメモリのアク
セスおよびレジスタ・ブロック６のレジスタへのラッチ
（またはシフト）クロック等のタイミングを制御する信
号を生成する。

【００１６】なお本発明では、パターン・メモリ３およ
びインストラクション・メモリ３内のアドレスを有限個
のブロックに分割し、アドレス変換ＲＡＭによって任意
のブロックをアクセスできるようにしている。

【００１７】図２は図１に基づく本発明の具体的回路構
成図である。図において、１１はカウンタ、１２はバッ
ファであり、この部分が図１のアドレス・ジェネレータ
・ブロック１に相当する部分である。カウンタ１１の出
力はバッファ１２でバッファリングされた後、上位ビッ
トがアドレス・バッファ１３と、アドレス・コンバージ
ョンＲＡＭ７のアドレス入力に接続される。下位ビット
はパターン・メモリ２とインストラクション・メモリ３
のアドレス入力の下位ビットに接続されると共に、アド
レス・バッファ１４の出力の下位ビットに対応して接続
される。

【００１８】一方アドレス・コンバージョンＲＡＭ７の
データ入出力側（Data IN/OUT ）は、パターン・メモリ
２とインストラクション・メモリ３のアドレス入力およ
びアドレス・バッファ１４の出力の上位ビットと対応し
て接続されると共に、データ・バッファ１５に接続され
る。アドレス・バッファ１３と１４のバッファの入力側
にはプロセッサ（ＣＰＵ：図示せず）のアドレスが接続
される。

【００１９】なお、パターン・メモリ２とインストラク
ション・メモリ３の各メモリについてはパターン・ジェ
ネレータ・ブロック１のレート・クロック（RATE CLOC
K）とＲＡＭのアクセス・タイムとの関係でインターリ
ーブ方式を用いる可能性もある。その場合、パターン・
メモリ２とインストラクション・メモリ３は、ＲＡＭ
と、レジスタと、バッファもしくはマルチプライヤによ
り構成されることもあり得る。

【００２０】パターン・メモリ２のデータの入力側（Da
ta IN/OUT ）は、バッファ１６とデータ・レジスタ１８
の入力側に接続される。データ・レジスタ１８の出力側
はデータ・レジスタ１９の入力側と接続され、パイプラ
イン構造をとる。データ・レジスタ１８と１９のレジス
タ段数は、パターン・メモリ２がインターリーブ方式な
どを用いている場合には更に増える。

【００２１】レジスタ２０についても同様で、インスト
ラクション・メモリ３のデータ入出力側（Data IN/OUT
）がバッファ１７とレジスタ２０の入力に接続され、
レジスタ２０もパイプライン構造をとり得る。ただし、
レジスタ１８と１９のパイプラインに対してレジスタ２
０の方は一段少なくてすむ。

【００２２】レジスタ１９の出力はパターン・データと
して出力部（例えば、出力ドライバ、フォーマッタ等。
ただし、いずれも図示せず）に送出される。レジスタ２
０の出力はインストラクション・デコーダ・ブロック４
に接続され、命令語によってパターンをＨＯＬＤしたい
場合にはカウンタ１１の反転イネーブル端子をＨＩＧＨ
にしたり、分岐命令時には飛び先きアドレスをLOAD ADD
RESSとして送出し、反転ロード・パルスを出力する。

【００２３】２１はパターンのスタート・アドレスをＣ
ＰＵより受けて保持しておくためのレジスタである。タ
イミング・ジェネレータ・ブロック５はＣＰＵからのリ
ード・ライト信号やＣＰＵアドレスのデコード信号、レ
ート・クロック等によって各バッファおよびＲＡＭのイ
ネーブル信号（ENABLE）、チップ・セレクト信号（CHIP
SELECT ）等を生成すると共に、バッファのディレクシ
ョン、シフト・クロック等を生成し、各部へ出力する。
以上のような構成における動作を以下に説明する。

【００２４】まず、従来の回路における動作を説明す
る。図３に示すように、アドレス・ジェネレータ・ブロ
ックは基本的に１アドレスずつインクリメントする。こ
のため、パターン・メモリ２内にあるパターンはアドレ
スの昇順にそれぞれ出力される。分岐命令の時は、飛び
先きのアドレスへカウンタ値を設定し直して、そこから
順次実行する。これに対して本発明の場合は図４に示す
ような順序になる。

【００２５】すなわち、例えば、下位ビット側を２ビッ
トとしてアドレス・コンバージョンＲＡＭ７の０番地に
０００１（２進数）を書き込んでおけば、アドレス・ジ
ェネレータ・ブロック１のアドレス出力０〜３H （H は
１６進数表記を示す符号）はパターン・メモリ２の４〜
７H に対応させることができる。このようにしてアドレ
ス・コンバージョンＲＡＭのワード数分だけパターン・
メモリ２をブロック分けできる。そして、パターン・メ
モリ２にデータをロードした初期状態ではアドレス・コ
ンバージョンＲＡＭ７には０から順に１加えた数値を書
き込んでおく。ブロック分けされたパターン・メモリ２
は、アドレスの小さい順にブロック１，ブロック
２，．．．と番号を付けると、アドレス・コンバージョ
ンＲＡＭ７とパターン・メモリ２は順に対応付けするこ
とができる。

【００２６】ここで、例えば、ブロック１０（ＡH ）と
１１（ＢH ）の間に追加パターンを挿入する場合、図５
に示すように未使用ブロックであるブロック２４に追加
パターンを書き、アドレス・コンバージョンＲＡＭ７の
アドレス１１（１６進数ではＢH ）番地の内容を２４
（１６進数では１８H ）に書換え、アドレス・コンバー
ジョンＲＡＭ７のアドレス１２（ＣH ）番地以降の内容
は現在書かれているものから１引いた値に書換える。こ
のようにすると、ユーザはブロック２４をブロック１０
と１１の間にあたかも挿入出来たかのようにししてパタ
ーンの読み出しを実行することができる。そして、パタ
ーンを格納するときは、ブロック番号の示された順にパ
ターン・データを書き込めば、次回以降は再びブロック
とパターン・アドレスは順に対応する形となる。

【００２７】なお、ＣＰＵからのアドレス・コンバージ
ョンＲＡＭ２に対する書き込みおよび読み出しはアドレ
ス・バッファ１３およびバッファ１５を介して行なわれ
る。アドレス・コンバージョンＲＡＭ７へアクセスする
時のみ、アドレス・コンバージョンＲＡＭ７に与える反
転ＣＳ信号およびアドレス・バッファ１３と１４との反
転イネーブル信号をアクティブにし、バッファ１２をデ
ィスエイブルにし、パターン・メモリ２の反転ＣＳ信号
をインアクティブにする。同様に、パターン・メモリ２
とインストラクション・メモリ３に対しても、アドレス
・バッファ１４、バッファ１６、バッファ１７を介する
ことによりＣＰＵから書き込みおよび読み出しができ
る。

【００２８】なお、このような構成においては、タイミ
ング的にはアドレス・ジェネレータ・ブロックからパタ
ーン・データ出力までの間にＲＡＭとバッファが挿入さ
れているため、従来のものより動作速度が遅くなり、高
速パターン発生には不向きと思われる構成であるが、パ
ターン・メモリとインストラクション・メモリの構造を
インターリーブ方式とし、レジスタ部のパイプラインの
段数を増やすことにより、容易にパターン発生の高速化
に対応させることができる。

【００２９】

【発明の効果】以上説明したように本発明によれば、パ
ターン発生器においてアドレス・ジェネレータ・ブロッ
クとパターン・メモリ、インストラクション・メモリの
間にアドレス・コンバージョンＲＡＭを挿入したことに
より、パターン・データをパターン・メモリ内の任意の
アドレスに割り付けることができ（インストラクション
・データも同様にインストラクション・メモリ内の任意
のアドレスに割り付けることができる）、パターン・デ
ータあるいはインストラクション・データのデバッグ時
に追加修正したパターンを再コンパイル等の手続きを踏
まずに実行できるため、デバッグ効率を上げることがで
きる。

【図面の簡単な説明】

【図１】本発明に係るアドレス変換ＲＡＭ搭載デジタル
・パターン発生器の一例を示すブロック構成図である。

【図２】本発明の具体的回路構成図である。

【図３】従来のパターン発生器の動作を説明するための
図である。

【図４】本発明におけるアドレス変換の際の対応関係を
説明するための図である。

【図５】本発明におけるパターン追加の際のアドレス変
換の原理を説明するための図である。

【図６】従来のパターン発生器の一例を示す構成図であ
る。

【符号の説明】 １ アドレス・ジェネレータ・ブロック ２ パターン・メモリ ３ インストラクション・メモリ ４ インストラクション・デコーダ・ブロック ５ タイミング・ジェネレータ・ブロック ６ レジスタ・ブロック ７ アドレス・コンバージョンＲＡＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パターン・データを格納したパターン・
   メモリと、 分岐命令等の命令語を格納したインストラクション・メ
   モリと、 前記パターン・メモリとインストラクション・メモリを
   アクセスするためのアドレスを順次インクリメントされ
   るアドレスとして生成するアドレス・ジェネレータ・ブ
   ロックと、 このアドレス・ジェネレータ・ブロックからのアドレス
   を実際のパターン・メモリあるいはインストラクション
   ・メモリのアドレスに変換するアドレス・コンバージョ
   ンＲＡＭと、 前記パターン・メモリからのパターン・データを一時格
   納しタイミングを合わせて出力するレジスタ・ブロック
   と、 前記インストラクション・メモリからの命令語をデコー
   ドし、前記アドレス・ジェネレータ・ブロックに対して
   ホールドあるいはストップ等の指示、および飛び先アド
   レスを与えるインストラクション・デコーダ・ブロック
   と、 前記各メモリのアクセスおよび前記レジスタ・ブロック
   へ与えるラッチ・クロック等のタイミングを制御する信
   号を生成するタイミング・ジェネレータ・ブロックを具
   備し、前記パターン・メモリあるいはインストラクショ
   ン・メモリ内のアドレスを適宜にブロック分割し、前記
   アドレス・コンバージョンＲＡＭによりその任意のブロ
   ックをアクセスできるようにアドレスを発生させるよう
   にしたことを特徴とするアドレス変換ＲＡＭ搭載デジタ
   ル・パターン発生器。