JPH05242003A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH05242003A JPH05242003A JP4075140A JP7514092A JPH05242003A JP H05242003 A JPH05242003 A JP H05242003A JP 4075140 A JP4075140 A JP 4075140A JP 7514092 A JP7514092 A JP 7514092A JP H05242003 A JPH05242003 A JP H05242003A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- main
- local
- processor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 5
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 入出力制御ローカルプロセッサとメインプロ
セッサとを備えたデータ処理装置に於いて、データ受信
処理を高速化する。 【構成】 入出力制御ローカルプロセッサ１内のローカ
ルＣＰＵ１２は入出力制御部１１が回線６を介してフレ
ームを受信すると、それをローカルメモリ１３に書き込
み、その後、割り込みチャネル５を介してメインＣＰＵ
２１に対して割り込みをかける。これに応答してメイン
ＣＰＵ２１はローカルメモリ１３に書き込まれているフ
レームを読み込み、その後、メインメモリ２３上の受信
データバッファに書き込もうとする。すると、キャッシ
ュ制御部２４がキャッシュメモリ２２に設けられている
受信データバッファに対応する専用のブロックに上記フ
レームを書き込む。以後、フレームに対する処理はキャ
ッシュメモリ２２上で行なわれる。
セッサとを備えたデータ処理装置に於いて、データ受信
処理を高速化する。 【構成】 入出力制御ローカルプロセッサ１内のローカ
ルＣＰＵ１２は入出力制御部１１が回線６を介してフレ
ームを受信すると、それをローカルメモリ１３に書き込
み、その後、割り込みチャネル５を介してメインＣＰＵ
２１に対して割り込みをかける。これに応答してメイン
ＣＰＵ２１はローカルメモリ１３に書き込まれているフ
レームを読み込み、その後、メインメモリ２３上の受信
データバッファに書き込もうとする。すると、キャッシ
ュ制御部２４がキャッシュメモリ２２に設けられている
受信データバッファに対応する専用のブロックに上記フ
レームを書き込む。以後、フレームに対する処理はキャ
ッシュメモリ２２上で行なわれる。
Description
【０００１】
【産業上の利用分野】本発明は入出力制御ローカルプロ
セッサとメインプロセッサとを備えたデータ処理装置に
関する。
セッサとメインプロセッサとを備えたデータ処理装置に
関する。
【０００２】
【従来の技術】従来、入出力制御ローカルプロセッサと
メインプロセッサとを備えたデータ処理装置に於いて
は、他のデータ処理装置等からフレームが送られてきた
場合、先ず、入出力制御ローカルプロセッサがフレーム
を受信し、受信したフレームからデータ，誤り訂正符号
等を取り出す。その後、入出力制御ローカルプロセッサ
に於いて誤り訂正等の処理を行ない、訂正済みのデータ
をメインプロセッサのメインメモリ上に設けられている
受信データバッファに転送する。
メインプロセッサとを備えたデータ処理装置に於いて
は、他のデータ処理装置等からフレームが送られてきた
場合、先ず、入出力制御ローカルプロセッサがフレーム
を受信し、受信したフレームからデータ，誤り訂正符号
等を取り出す。その後、入出力制御ローカルプロセッサ
に於いて誤り訂正等の処理を行ない、訂正済みのデータ
をメインプロセッサのメインメモリ上に設けられている
受信データバッファに転送する。
【０００３】メインプロセッサはメインメモリに訂正済
みのデータが格納されると、メインメモリ上で処理を行
なう。
みのデータが格納されると、メインメモリ上で処理を行
なう。
【０００４】
【発明が解決しようとする課題】上述したように、従来
は、入出力制御ローカルプロセッサに於いて、データ等
の取り出しや誤り訂正処理等を行ない、更に、訂正済み
のデータをメインプロセッサのメインメモリに転送し、
メインプロセッサにメインメモリ上で処理を行なわせる
ようにしていたため、処理速度を高速化することが難し
いという問題があった。
は、入出力制御ローカルプロセッサに於いて、データ等
の取り出しや誤り訂正処理等を行ない、更に、訂正済み
のデータをメインプロセッサのメインメモリに転送し、
メインプロセッサにメインメモリ上で処理を行なわせる
ようにしていたため、処理速度を高速化することが難し
いという問題があった。
【０００５】本発明の目的は入出力制御ローカルプロセ
ッサとメインプロセッサとを備えたデータ処理装置の処
理速度を高速化できるようにすることにある。
ッサとメインプロセッサとを備えたデータ処理装置の処
理速度を高速化できるようにすることにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、入出力制御ローカルプロセッサと、メインプ
ロセッサとを備えたデータ処理装置に於いて、前記入出
力制御ローカルプロセッサに、ローカルメモリと、受信
したフレームを前記ローカルメモリに書き込むと共に、
前記メインプロセッサに対して割り込みを発生するロー
カルＣＰＵとを設け、前記メインプロセッサに、キャッ
シュメモリと、メインメモリと、前記割り込みに応答し
て前記ローカルメモリに格納されているフレームを読み
込んだ後、読み込んだフレームの前記キャッシュメモリ
への書き込みを要求するメインＣＰＵと、該メインＣＰ
Ｕの前記要求により、前記キャッシュメモリに前記フレ
ームを書き込むキャッシュ制御部とを設けたものであ
る。
するため、入出力制御ローカルプロセッサと、メインプ
ロセッサとを備えたデータ処理装置に於いて、前記入出
力制御ローカルプロセッサに、ローカルメモリと、受信
したフレームを前記ローカルメモリに書き込むと共に、
前記メインプロセッサに対して割り込みを発生するロー
カルＣＰＵとを設け、前記メインプロセッサに、キャッ
シュメモリと、メインメモリと、前記割り込みに応答し
て前記ローカルメモリに格納されているフレームを読み
込んだ後、読み込んだフレームの前記キャッシュメモリ
への書き込みを要求するメインＣＰＵと、該メインＣＰ
Ｕの前記要求により、前記キャッシュメモリに前記フレ
ームを書き込むキャッシュ制御部とを設けたものであ
る。
【０００７】
【作用】入出力制御ローカルプロセッサ内のローカルＣ
ＰＵは受信したフレームをローカルメモリに書き込むと
共に、メインプロセッサに対して割り込みを発生する。
ＰＵは受信したフレームをローカルメモリに書き込むと
共に、メインプロセッサに対して割り込みを発生する。
【０００８】メインプロセッサ内のメインＣＰＵは割り
込みがかけられると、ローカルメモリに格納されている
フレームを読み込み、その後、読み込んだフレームをメ
インメモリの受信データバッファに書き込もうとする。
込みがかけられると、ローカルメモリに格納されている
フレームを読み込み、その後、読み込んだフレームをメ
インメモリの受信データバッファに書き込もうとする。
【０００９】そうすると、キャッシュ制御部が、そのフ
レームをキャッシュメモリに書き込む。前記メインＣＰ
Ｕは受信したフレームに対する処理をキャッシュメモリ
上で行なう。
レームをキャッシュメモリに書き込む。前記メインＣＰ
Ｕは受信したフレームに対する処理をキャッシュメモリ
上で行なう。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１１】図１は本発明の実施例のブロック図であ
り、データ処理装置は入出力制御ローカルプロセッサ１
と、メインプロセッサ２とから構成される。
り、データ処理装置は入出力制御ローカルプロセッサ１
と、メインプロセッサ２とから構成される。
【００１２】入出力制御ローカルプロセッサ１とメイン
プロセッサ２とはバス３，入出力制御チャネル４及び割
り込みチャネル５を介して接続されている。
プロセッサ２とはバス３，入出力制御チャネル４及び割
り込みチャネル５を介して接続されている。
【００１３】入出力制御ローカルプロセッサ１は入出力
制御部１１と、ローカルＣＰＵ１２と、ローカルメモリ
１３とを含んでいる。入出力制御部１１には回線６が接
続されている。
制御部１１と、ローカルＣＰＵ１２と、ローカルメモリ
１３とを含んでいる。入出力制御部１１には回線６が接
続されている。
【００１４】メインプロセッサ２はメインＣＰＵ２１
と、キャッシュメモリ２２と、メインメモリ２３と、キ
ャッシュ制御部２４とを含んでいる。
と、キャッシュメモリ２２と、メインメモリ２３と、キ
ャッシュ制御部２４とを含んでいる。
【００１５】回線６を介して他のデータ処理装置等から
加えられるフレームの受信準備としてメインプロセッサ
２内のメインＣＰＵ２１は入出力制御チャネル４を介し
て入出力制御ローカルプロセッサ１内の入出力制御部１
１に設定されているフラグシーケンス，アドレス部のビ
ット数，制御部のビット数等を示す入出力制御情報を読
み込み、読み込んだ入出力制御情報を書き込みデータと
し、メインメモリ２３上の所定の領域のアドレスを書き
込みアドレスとした書き込み要求を出す。
加えられるフレームの受信準備としてメインプロセッサ
２内のメインＣＰＵ２１は入出力制御チャネル４を介し
て入出力制御ローカルプロセッサ１内の入出力制御部１
１に設定されているフラグシーケンス，アドレス部のビ
ット数，制御部のビット数等を示す入出力制御情報を読
み込み、読み込んだ入出力制御情報を書き込みデータと
し、メインメモリ２３上の所定の領域のアドレスを書き
込みアドレスとした書き込み要求を出す。
【００１６】すると、キャッシュ制御部２４により上記
所定領域を含むブロックがキャッシュメモリ２２上に存
在するか否かが判定され、存在する場合（キャッシュヒ
ットの場合）はキャッシュメモリ２２上の上記所定領域
に対応するブロックに入出力制御情報が書き込まれる。
また、存在しない（キャッシュミスヒットの場合）は上
記ブロックがメインメモリ２３からキャッシュメモリ２
２上に移された後、キャッシュメモリ２２上の上記ブロ
ックに入出力制御情報が書き込まれる。
所定領域を含むブロックがキャッシュメモリ２２上に存
在するか否かが判定され、存在する場合（キャッシュヒ
ットの場合）はキャッシュメモリ２２上の上記所定領域
に対応するブロックに入出力制御情報が書き込まれる。
また、存在しない（キャッシュミスヒットの場合）は上
記ブロックがメインメモリ２３からキャッシュメモリ２
２上に移された後、キャッシュメモリ２２上の上記ブロ
ックに入出力制御情報が書き込まれる。
【００１７】上記した受信準備が完了した後、回線６を
介してフレームが送られてくると、入出力制御部１１は
フレームの受信を開始すると共に、ローカルＣＰＵ１２
に対して受信割り込みを発生する。
介してフレームが送られてくると、入出力制御部１１は
フレームの受信を開始すると共に、ローカルＣＰＵ１２
に対して受信割り込みを発生する。
【００１８】ローカルＣＰＵ１２は受信割り込みが発生
すると、入出力制御部１１が受信したフレームをそのま
まローカルメモリ１３に書き込む。
すると、入出力制御部１１が受信したフレームをそのま
まローカルメモリ１３に書き込む。
【００１９】ローカルメモリ１３にフレームを書き込む
と、ローカルＣＰＵ１２は割り込みチャネル５を介して
メインプロセッサ２内のメインＣＰＵ２１に割り込みを
かけ、フレームを受信したことを通知する。
と、ローカルＣＰＵ１２は割り込みチャネル５を介して
メインプロセッサ２内のメインＣＰＵ２１に割り込みを
かけ、フレームを受信したことを通知する。
【００２０】メインプロセッサ２内のメインＣＰＵ２１
は割り込みがかけられると、バス３を介してローカルメ
モリ１３に格納されているフレームを読み込み、読み込
んだフレームを書き込みデータとし、メインメモリ２３
上の受信データバッファのアドレスを書き込みアドレス
とした書き込み要求を出す。
は割り込みがかけられると、バス３を介してローカルメ
モリ１３に格納されているフレームを読み込み、読み込
んだフレームを書き込みデータとし、メインメモリ２３
上の受信データバッファのアドレスを書き込みアドレス
とした書き込み要求を出す。
【００２１】キャッシュメモリ２２には上記した受信デ
ータバッファに対応する専用のブロックが設けられてお
り、キャッシュ制御部２４はメインＣＰＵ２１が上記の
書き込み要求を出すと、キャッシュメモリ２２に設けら
れている上記専用のブロックにフレームを書き込む。
ータバッファに対応する専用のブロックが設けられてお
り、キャッシュ制御部２４はメインＣＰＵ２１が上記の
書き込み要求を出すと、キャッシュメモリ２２に設けら
れている上記専用のブロックにフレームを書き込む。
【００２２】その後、メインＣＰＵ２１はメインメモリ
２３に格納されている入出力制御情報の読み込みを要求
する。その時、上記入出力制御情報を含むブロックがキ
ャッシュメモリ２２上に存在すれば、キャッシュ制御部
２４はキャッシュメモリ２２から入出力制御情報を読み
込み、メインＣＰＵ２１に渡す。存在しなければ、キャ
ッシュ制御部２４はメインメモリ２３上の入出力制御情
報を含むブロックをキャッシュメモリ２２上に転送し、
その後、キャッシュメモリ２２に格納された入出力制御
情報をメインＣＰＵ２１に渡す。
２３に格納されている入出力制御情報の読み込みを要求
する。その時、上記入出力制御情報を含むブロックがキ
ャッシュメモリ２２上に存在すれば、キャッシュ制御部
２４はキャッシュメモリ２２から入出力制御情報を読み
込み、メインＣＰＵ２１に渡す。存在しなければ、キャ
ッシュ制御部２４はメインメモリ２３上の入出力制御情
報を含むブロックをキャッシュメモリ２２上に転送し、
その後、キャッシュメモリ２２に格納された入出力制御
情報をメインＣＰＵ２１に渡す。
【００２３】メインＣＰＵ２１は入出力制御情報が渡さ
れると、それに基づいてデータ，誤り訂正符号等の取り
出し，誤り訂正処理等の従来入出力制御ローカルプロセ
ッサが行なっていた処理をキャッシュメモリ２２上で行
ない、その後、従来メインプロセッサが行なっていた処
理をキャッシュメモリ２２上で行なう。
れると、それに基づいてデータ，誤り訂正符号等の取り
出し，誤り訂正処理等の従来入出力制御ローカルプロセ
ッサが行なっていた処理をキャッシュメモリ２２上で行
ない、その後、従来メインプロセッサが行なっていた処
理をキャッシュメモリ２２上で行なう。
【００２４】
【発明の効果】以上説明したように、本発明は、キャッ
シュメモリ上で受信処理を行なうものであるので、処理
速度を従来例に比較して高速化することができる効果が
ある。
シュメモリ上で受信処理を行なうものであるので、処理
速度を従来例に比較して高速化することができる効果が
ある。
【図１】本発明の実施例のブロック図である。
１…入出力制御ローカルプロセッサ １１…入出力制御部 １２…ローカルＣＰＵ １３…ローカルメモリ ２…メインプロセッサ ２１…メインＣＰＵ ２２…キャッシュメモリ ２３…メインメモリ ２４…キャッシュ制御部 ３…バス ４…入出力制御チャネル ５…割り込みチャネル ６…回線
Claims (3)
- 【請求項１】 入出力制御ローカルプロセッサと、メイ
ンプロセッサとを備えたデータ処理装置に於いて、 前記入出力制御ローカルプロセッサは、 ローカルメモリと、 受信したフレームを前記ローカルメモリに書き込むと共
に、前記メインプロセッサに対して割り込みを発生する
ローカルＣＰＵとを含み、 前記メインプロセッサは、 キャッシュメモリと、 メインメモリと、 前記割り込みに応答して前記ローカルメモリに格納され
ているフレームを読み込んだ後、読み込んだフレームの
前記キャッシュメモリへの書き込みを要求するメインＣ
ＰＵと、 該メインＣＰＵの前記要求により、前記キャッシュメモ
リに前記フレームを書き込むキャッシュ制御部とを含む
ことを特徴とするデータ処理装置。 - 【請求項２】 前記メインＣＰＵは前記受信したフレー
ムに対する処理を前記キャッシュメモリ上で行なうこと
を特徴とする請求項１記載のデータ処理装置。 - 【請求項３】 前記キャッシュメモリは受信データバッ
ファに対応する専用のブロックを有し、 前記キャッシュ制御部は前記フレームを前記キャッシュ
メモリ上の専用のブロックに書き込むことを特徴とする
請求項１または２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075140A JPH05242003A (ja) | 1992-02-26 | 1992-02-26 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075140A JPH05242003A (ja) | 1992-02-26 | 1992-02-26 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242003A true JPH05242003A (ja) | 1993-09-21 |
Family
ID=13567598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075140A Pending JPH05242003A (ja) | 1992-02-26 | 1992-02-26 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242003A (ja) |
-
1992
- 1992-02-26 JP JP4075140A patent/JPH05242003A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3289661B2 (ja) | キャッシュメモリシステム | |
| EP0730228B1 (en) | ECC protected memory organization with pipelined read-modify-write accesses | |
| JPH06309230A (ja) | バススヌ−プ方法 | |
| JPH0250499B2 (ja) | ||
| WO2001024007A3 (en) | Method and apparatus for processing errors in a computer system | |
| JPH05242003A (ja) | データ処理装置 | |
| JPH11184799A (ja) | メモリデータ転送方法ならびに装置 | |
| JP3039391B2 (ja) | メモリシステム | |
| JPH0844659A (ja) | データ転送制御装置 | |
| JP3226557B2 (ja) | マルチプロセッサシステム | |
| JP2599184B2 (ja) | Ｄｍａｃのリード転送制御装置 | |
| JP2501393B2 (ja) | 直接メモリアクセス装置 | |
| JP2793474B2 (ja) | 部分書込み制御回路 | |
| JPH0981500A (ja) | 仮想ｄｍａ転送方法 | |
| JPS61250748A (ja) | 情報処理装置のメモリアクセス方式 | |
| JPH0667982A (ja) | アドレス変換方式 | |
| JP2806690B2 (ja) | マイクロプロセッサ | |
| JPH11353242A (ja) | メモリ制御システム | |
| JP2818562B2 (ja) | アドレス変換回路 | |
| JP2560312B2 (ja) | 情報処理システム | |
| JP3145479B2 (ja) | マルチプロセッサシステムとそのキャッシュメモリ制御方法および装置 | |
| JPS59212960A (ja) | プリフエツチ制御方式 | |
| JPH03189844A (ja) | 情報処理装置 | |
| JPH01191941A (ja) | 情報処理装置 | |
| JPH03182959A (ja) | 高速コプロセサインタフェース機構 |