JPH01191941A

JPH01191941A - 情報処理装置

Info

Publication number: JPH01191941A
Application number: JP63016463A
Authority: JP
Inventors: Toshiteru Shibuya; 渋谷　俊輝
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-01-27
Filing date: 1988-01-27
Publication date: 1989-08-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】遺丘且１本発明は情報処理装置に関し、特に命令の種類に応じて
予め設定された条件に適合しないときに、その命令を不
正フィールドとして例外処理する情報処理装置に関する
。

従ＩＬ度従来、この種の情報処理装置においては、不正フィール
ド、すなわち命令語の特定フィールドの値や命令語の特
定フィールドで指定されるレジスタの値、あるいは命令
語とは無関係の特定のレジスタの値と予め定められてい
る値とが異なっている命令が発生するか否かにかかわら
ず、常に不正フィールドが発生しないときと同様に、こ
の命令のメモリリクエストをメモリバッファ制御部に送
出していた。

このため、不正フィールドが発生するような命令は、メ
モリバッファ制御部でその命令のメモリリクエストが処
理された後に、マイクロプログラム制御部によりこの不
正フィールドが検出されて例外処理が行われていた。

このような場合には、命令自体が例外処理の対象となる
ため、メモリバッファ制御部において処理されたメモリ
リクエストの結果は全く使用されていなかった。

また、メモリバッファ制御部におけるメモリリクエスト
処理ではメモリリクエストを要求した命令そのものが例
外となるため、メモリリクエストの論理アドレスを物理
アドレスに変換するアドレス変換バッファには、例外処
理となる命令のメモリアドレスのアドレス変換情報が予
め登録されている可能性はほとんどなく、このメモリリ
クエストに対応するメモリデータそのものがキャッシュ
メモリに登録されている可能性も非常に低い。

したがって、例外処理となる命令のメモリリクエストに
おけるアドレス変換のためにセグメントテーブルとペー
ジテーブルとに対する索引処理を行って物理アドレスを
求めた後に、この物理アドレスに対応する主記憶装置の
アドレスからメモリデータが読出されていた。

さらに、セグメントテーブルとページテーブルとの索引
処理により得られたアドレス変換情報は、自動的にアド
レス変換バッファに登録され、アドレス変換バッファの
なかに空いているエントリがなければ、使用されている
エントリの一つからデータが追出されてそこにこのアド
レス変換情報が登録されることになる。

主記憶装置から読出されたメモリデータも、上述のアド
レス変換バッファにおける処理と同様にして、主記憶装
置から読出された後に自動的にキャッシュメモリに登録
され、キャッシュメモリのなかに空いているブロックが
なければ、使用されているブロックの一つからデータが
追出されてそこにこのメモリデータが登録されることに
なる。

このような従来の情報処理装置では、不正フィールドが
発生するか否かにかかわらず、常に不正フィールドが発
生しないときと同様に、この命令のメモリリクエストを
メモリバッファ制御部に送出していたので、メモリバッ
ファ制御部におけるメモリリクエスト処理に要する時間
がロスタイムとなってしまうとともに、例外処理となる
命令の処理速度が低下するという欠点がある。

また、メモリバッファ制御部における例外処理となる命
令のメモリリクエスト処理にともなって、アドレス変換
情報やメモリデータがアドレス変換バッファおよびキャ
ッシュメモリに登録されるので、アドレス変換バッファ
およびキャッシュメモリの使用効率の低下を招き、ひい
ては装置自体の性能低下を招くという欠点がある。

ｉユニ１皇本発明は上記のような従来のものの欠点を除去すべくな
されたもので、例外処理となる命令の処理速度を向上さ
せることができ、アドレス変換バッファおよびキャッシ
ュメモリの使用効率の低下を招くことなく装置の性能を
向上させることができる情報処理装置の提供を目的とす
る。

九吸立璽茎本発明による情報処理装置は、命令コードを含む命令語
の条件が前記命令コードに応じて予め設定された条件と
一致しないときに不正フィールドとして例外処理を行う
情報処理装置であって、前記命令語において不正フィー
ルドを検出する検出手段と、前記検出手段により前記不
正フィールドが検出されたとき、前記命令語によるメモ
リへのアクセス要求を抑止する抑止手段とを有すること
を特徴とする。

１里ヨ次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による情報処理装置
は、命令レジスタ（ＩＲ＞１と、命令コードデコーダ２
と、レジスタメモリ（ＢＲ）３と、システム制御レジス
タ（ＳＣＲ）４と、テスト回路５と、リクエスト抑止回
路６と、マイクロプログラムアドレスレジスタ（ＭＡＲ
＞７と、リクエストコードレジスタ（ＲＣＲ）８と、フ
リップフロップ（ＦＦ）９とを含んで構成されている。

命令レジスタ１は命令コードと、オペランドとなるレジ
スタ番号と、オペランドのアドレス計算に使用するペー
スレジスタ番号とを含む命令語を保持している。

命令レジスタ１に保持されている命令コードは信号線１
０１を介して命令コードデコーダ２に出力され、レジス
タ番号は信号線１０２を介してテスト回路５に出力され
、ペースレジスタ番号は信号線１０３を介してレジスタ
メモリ３に出力される。

命令コードデコーダ２は信号線１０１を介して入力され
た命令レジスタ１からの命令コードにより索引される。

この索引により、与えられた命令コードを処理するマイ
クロプログラムの先頭アドレスが信号線ＴＯ４を介して
マイクロプログラムアドレスレジスタ７に出力され、与
えられた命令コードを処理するためのメモリリクエスト
の種別を示すリクエストコードが信号線１０５を介して
リクエストコードレジスタ８に出力される。

また、メモリリクエストの有無を示すリクエスト代表信
号が信号線１０６を介してリクエスト抑止回路６に出力
され、不正フィールドを検出するための例外検出指示信
号が信号線１０７を介してテスト回路５に出力される。

レジスタメモリ３はオペランドのアドレス計算に使用す
るペースレジスタが格納されており、命令レジスタ１か
らのペースレジスタ番号の入力に応じて最上位ビットが
信号線１０８を介してテスト回路５に出力される。

システム制御レジスタ４からはベクトル命令許可ビット
の状態が信号線１０９を介してテスト回路５に出力され
る。

テスト回路５は命令コードデコーダ２からの例外検出指
示信号に応答して命令レジスタ１の値とレジスタメモリ
３の値とシステム制御レジスタ４の値とをテストして不
正フィールドを検出し、その検出結果が信号線１１０を
介してリクエスト抑止回路６とフリップフロップ９とに
夫々出力される。

リクエスト抑止回路６はテスト回路５で不正フィールド
が検出されないときには命令コードデコーダ２からのリ
クエスト代表信号をそのまま信号線１１１を介してリク
エストコードレジスタ８に出力する。

また、リクエスト抑止回路６はテスト回路５で不正フィ
ールドが検出されたときには、値“０”を信号線１１１
を介してリクエストコードレジスタ８に出力する。

マイクロプログラムアドレスレジスタ７には命令コード
デコーダ２からのマイクロプログラムの先頭アドレスが
保持され、リクエストコードレジスタ８には命令コード
デコーダ２からのメモリリクエストの種別を示すリクエ
ストコードと、リクエスト抑止回路６からのリクエスト
代表信号とが保持される。

フリップ７０ツブ９にはテスト回路５における検出結果
が、すなわちテスト回路５で不正フィールドが検出され
たか否かが表示される。

マイクロプログラムアドレスレジスタ７およびフリップ
フロップ９夫々からの出力信号は図示せぬマイクロプロ
グラム制御部に出力され、リクエストコードレジスタ８
からの出力信号は図示せぬメモリバッファ制御部に出力
される。

第２図は第１図のテスト回路５の詳細な構成を示すブロ
ック図である０図において、テスト回路５はノットゲー
ト５１〜５３と、アンドゲート５４〜５６と、オアゲー
ト５７とにより構成されている。

ノットゲート５１．５２は命令コードデコーダ２からの
例外検出指示信号ビット０．ビット１を夫々入力し、そ
の反転値をアンドゲート５４，５５に出力する。

また、ノットゲート５３はシステム制御レジスタ４から
のベクトル命令許可ビットの状態を入力し、その反転値
をアンドゲート５６に出力する。

アンドゲート５４は命令コードデコーダ２かちの例外検
出指示信号ビット１と、ノットゲート５１からの例外検
出指示信号とット０の反転値と、命令レジスタ１からの
レジスタ番号とを入力し、それらの論理積演算を行って
、その演算結果をオアゲート５７に出力する。

アンドゲート５５は命令コードデコーダ２からの例外検
出指示信号ビット０と、ノットゲート５２からの例外検
出指示信号ビット１の反転値と、レジスタメモリ３から
の最上位ビットとを入力し、それらの論理積演算を行っ
て、その演算結果をオアゲート５７に出力する。

アンドゲート５６は命令コードデコーダ２からの例外検
出指示信号ビット０．ビット１と、ノットゲート５３か
らのベクトル命令許可ビットの状態の反転値とを入力し
、それらの論理積演算を行って、その演算結果をオアゲ
ート５７に出力する。

すなわち、命令コードデコーダ２からの例外検出指示信
号が“０１”　（ビット０が“０”で、ビット１が“１
”）のときには、命令レジスタ１からのレジスタ番号（
オペランドレジスタのレジスタ番号の最下位ビット）が
“１”のときに信号線１１０を介して出力される不正フ
ィールド検出信号が“１”となる。

また、命、令コードデコーダ２からの例外検出指示信号
が“１０″　（ビット０が“１″で、ビット１が“０“
）のときには、レジスタメモリ３からの最上位ビットが
“１”のとき゛に信号線１１０を介して出力される不正
フィールド検出信号が“１″となる。

さらに、命令コードデコーダ２からの例外検出指示信号
が“１１”（ビット０．ビット１がともに“１”）のと
きには、システム制御レジスタ４からのベクトル命令許
可ビットが“Ｏ″のときに信号線１１０を介して出力さ
れる不正フィールド検出信号が“１”となる。

第３図は第１図のリクエスト抑止回路６の詳細な構成を
示すブロック図である０図において、リクエスト抑止回
路６はノットゲート６１とアンドゲート６２とにより構
成されている。

ノットゲート６１はテスト回路５からの不正フィールド
検出信号を信号線１１０を介して入力し、その反転値を
アンドゲート６２に出力する。

アンドゲート６２は信号線１０６を介して入力される命
令コードデコーダ２からのリクエスト代表信号と、ノッ
トゲート６１からの不正フィールド検出信号の反転値と
の論理積演算を行って、その　　　・演算結果をリクエ
ストコードレジスタ８に出力する。

すなわち、テスト回路５からの不正フィールド検出信号
が“０”のときには、命令コードデコーダ２からのリク
エスト代表信号をそのままリクエストコードレジスタ８
に出力し、テスト回路５からの不正フィールド検出信号
が“１″のときには、リクエストコードレジスタ８に値
“Ｏ”を出力してメモリリクエストがないことを示す。

第４図は不正フィールドの発生条件を示す図である０図
において、「ダブルロード命令」のときには、ロードす
る汎用レジスタのレジスタ番号が偶数ではないときに不
正フィールドが検出される。

また、「スタック制御命令」のときには、スタックのト
ップのアドレス計算において使用するペースレジスタの
最上位ビットが“０”ではないときに不正フィールドが
検出される。

さらに、「ベクトル命令」のときには、システム制御レ
ジスタ４のベクトル命令許可ビットが“１″ではないと
きに不正フィールドが検出される。

第５図は本発明の一実施例におけるマイクロプログラム
のフローチャートである。これら第１図〜第５図を用い
て本発明の一実施例の動作について説明する。

命令コードデコーダ２の例外検出指示フィールドにおい
ては、「ダブルロード命令」をデコードするワードのフ
ィールドには“０１″が、「スタック制御命令」をデコ
ードするワードのフィールドには“１０″が、「ベクト
ル命令」をデコードするワードのフィールドには“１１
”が、不正フィールドが発生しない命令のフィールドに
は“００”が夫々予め書込まれている。

命令レジスタ１に「ダブルロード命令」がセットされた
場合には、命令コードデコーダ２からは「ダブルロード
命令」を処理するマイクロプログラムの先頭アドレスが
信号線１０４を介してマイクロプログラムアドレスレジ
スタ７に出力される。

また、メモリリクエストの種別を示すリクエストコード
が信号線１０５を介してリクエストコードレジスタ８に
出力され、メモリリクエストがあることを示すためにリ
クエスト代表信号が信号線１０６を介してリクエスト抑
止回路６に出力される。

さ０らに、不正フィールドの検出をテスト回路５に指示
するために、命令コードデコーダ２の例外検出指示フィ
ールドに書込まれた“０１”が信号線１０７を介してテ
スト回路５に出力される。

テスト回路５では命令コードデコーダ２からの例外検出
指示信号にしたがって、命令レジスタ１にセットされた
命令語が示すオペランドのレジスタ番号をチエツクして
このレジスタ番号が偶数でなければ、すなわちオペラン
ドレジスタのレジスタ番号の最下位ビットが“１′であ
れば、不正フィールド検出信号として値“１”が信号線
１１Ｇを介してリクエスト抑止回路６とフリップフロッ
プつとに出力される〈第５図ステップ１１）。

リクエスト抑止回路６はテスト回路５からの不正フィー
ルド検出信号としての値“１”が入力さＫると、リクエ
ストコードレジスタ８へのリクエスト代表信号として値
“０”が出力される。

したがって、命令レジスタ１にセットされた「ダブルロ
ード命令」のメモリリクエストがメモリバッフｙｉｌｉ
ｌＪｌ１部に出力されることはなく、マイクロプログラ
ム制御部にはマイクロプログラムアドレスレジスタ７に
格納された「ダブルロード命令」を処理するマイクロプ
ログラムの先頭アドレスと、フリップフロップ９にセッ
トされたテスト値“１”とが送出され、この「ダブルロ
ード命令」は不正フィールドとしてマイクロプログラム
制御部により例外処理が行われる（第５図ステップ１４
）。

また、テスト回［５では命令レジスタ１にセットされた
命令語が示すオペランドのレジスタ番号が偶数であれば
、すなわちオペランドレジスタのレジスタ番号の最下位
ビットが“Ｏ”であれば、不正フィールド検出信号とし
て値“０”が信号線１１０を介してリクエスト抑止口ｖ
＠６とフリップフロップ９とに出力される（第５図ステ
ップ１１）。

リクエスト抑止回路６はテスト回路５からの不正フィー
ルド検出信号としての値“０”が入力されると、命令コ
ードデコーダ２からのリクエスト代表信号“１”をその
ままリクエストコードレジスタ８に出力する。

したがって、命令レジスタ１にセットされた「ダブルロ
ード命令」のメモリリクエストはメモリバッファ制御部
に出力され、マイクロプログラム制御部にはマイクロプ
ログラムアドレスレジスタ７に格納された「ダブルロー
ド命令」を処理するマイクロプログラムの先頭アドレス
と、フリップフロップ９にセットされたテスト回路５で
不正フィールドが検出されなかったことを示す値“０”
とが送出される。

マイクロプログラム制御部ではこの「ダブルロード命令
」のメモリリクエストが実行され、メモリバッファ制御
部よりメモリデータが引渡されるのを待って（第５図ス
テップ１２）、そのメモリデータを用いて命令の実行処
理が行われる（第５図ステップ１３）。

命令レジスタ１に「スタック制御命令Ｊがセットされた
場合には、上述の処理と同様にして、命令コードデコー
ダ２から「スタック制御命令」を処理するマイクロプロ
グラムの先頭アドレスがマイクロプログラムアドレスレ
ジスタ７に出力され、メモリリクエストの種別を示すリ
クエストコードがリクエストコードレジスタ８に出力さ
れ、メモリリクエストがあることを示すためにリクエス
ト代表信号がリクエスト抑止回路６に出力される。

また、不正フィールドの検出をテスト回路５に指示する
ために、命令コードデコーダ２の例外検出指示フィール
ドに書込まれた“１０″が信号線１０７を介してテスト
回路５に出力される。

テスト回路５では命令コードデコーダ２からの例外検出
指示信号にしたがって、スタックのトップを示すオペラ
ンドアドレスを計算するために使用するペースレジスタ
の最上位ビットをチエツクしてこの最上位ビットが“Ｏ
”であれば、リクエスト代表信号′１″がリクエストコ
ードレジスタ８にセットされ、フリップフロップ９には
不正フィールド検出信号”０”がセットされる。

よって、メモリバッファ制御部によるこの命令のメモリ
リクエスト処理およびマイクロプログラム制御部による
この命令の実行処理が行われる。

しかしながら、ペースレジスタの最上位ビットが“１”
であれば、テスト回路５で不正フィールドが検出され、
リクエスト代表信号“０″がリクエストコードレジスタ
８にセットされ、フリッグフロップ９には不正フィール
ド検出信号′１”がセットされる。

よって、この「スタック制御命令」は不正フィールドと
してマイクロプログラム制御部により例外処理が行われ
る。

命令レジスタ１に「ベクトル命令」がセットされた場合
にも、上述の処理と同様にして、命令コードデコーダ２
の例外検出指示フィールドに書込まれた“１１”が信号
線１０７を介してテスト回路５に出力される。

テスト回路５では命令コードデコーダ２からの例外検出
指示信号にしたがって、システム制御レジスタ４のベク
トル命令許可ビットをチエツクしてこのベクトル命令許
可ビット”が“１″であれば、リクエストコードレジス
タ８にはリクエスト代表信号“１”がセットされ、フリ
ップフロップ９には不正フィールド検出信号“０″がセ
ットされる。

しかしながら、システム制御レジスタ４のベクトル命令
許可ビットが“Ｏ”であれば、テスト回路５で不正フィ
ールドが検出され、リクエスト代表信号“０”がリクエ
ストコードレジスタ８にセットされ、フリップフロップ
９には不正フィールド検出信号“１″がセットされる。

よって、この「ベクトル命令」は不正フィールドとして
マイクロプログラム制御部により例外処理が行われる。

このように、テスト回路５において命令レジスタ１にセ
ットされた命令語の不正フィールドが検出されたときに
リクエスト抑止回路６によりその命令語のメモリリクエ
ストを抑止するようにすることによって、マイクロプロ
グラム制御部では不正フィールドが検出された場合にメ
モリバッファ制御部における不要なメモリリクエスト処
理を行うことなく即座に例外処理を行うことが可能にな
る。

また、メモリバッファ制御部においては不要なメモリリ
クエスト処理によってアドレス変換バッファやキャッシ
ュメモリが荒らされることがなくなる。

したがって、例外処理となる命令の処理速度を向上させ
ることができ、アドレス変換バッファおよびキャッシュ
メモリの使用効率の低下を招くことなく装置の性能を向
上させることができる。

尚、本発明の一実施例では不正フィールドが発生する条
件として第４図に示すような「ダブルロード命令」と「
スタック制御命令」と「ベクトル命令１との例について
述べたが、他の命令における不正ブイールドの発生の場
合にも適用できることは明白であり、これに限定されな
い。

１吸立豆１以上説明したように本発明によれば、命令コードを含む
命令語において、命令語の条件が命令コードに応じて予
め設定された条件と一致しないという不正フィールドが
検出されたとき、この命令語によるメモリへのアクセス
要求を抑止するようにすることによって、例外処理とな
る命令の処理速度を向上させることができ、アドレス変
換バッファおよびキャッシュメモリの使用効率の低下を
招くことなく装置の性能を向上させることができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のテスト回路の詳細な構成を示すブロック
図、第３図は第１図のリクエスト抑止回路の詳細な構成
を示すブロック図、第４図は不正フィールドの発生条件
を示す図、第５図は本発明の一実施例におけるマイクロ
プログラムのフローチャートである。主要部分の符号の説明１・・・・・・命令レジスタ２・・・・・・命令コードデコーダ３・・・・・・レジスタメモリ４・・・・・・システム制御レジスタ５・・・・・・テスト回路６・・・・・・リクエスト抑止回路

Claims

【特許請求の範囲】

（１）命令コードを含む命令語の条件が前記命令コード
に応じて予め設定された条件と一致しないときに不正フ
ィールドとして例外処理を行う情報処理装置であって、
前記命令語において不正フィールドを検出する検出手段
と、前記検出手段により前記不正フィールドが検出され
たとき、前記命令語によるメモリへのアクセス要求を抑
止する抑止手段とを有することを特徴とする情報処理装
置。