JPH05242046A - 処理システム - Google Patents

処理システム

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JPH05242046A
JPH05242046A JP4157827A JP15782792A JPH05242046A JP H05242046 A JPH05242046 A JP H05242046A JP 4157827 A JP4157827 A JP 4157827A JP 15782792 A JP15782792 A JP 15782792A JP H05242046 A JPH05242046 A JP H05242046A
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JP
Japan
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lock
processor
instruction
critical section
processing system
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JP4157827A
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English (en)
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Seungyoon P Song
エス・ピーター・ソング
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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  • General Physics & Mathematics (AREA)
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  • Memory System Of A Hierarchy Structure (AREA)
  • Storage Device Security (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Turbine Rotor Nozzle Sealing (AREA)
  • Preventing Unauthorised Actuation Of Valves (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 クリティカルセクションを含む命令を実行す
る複数個のプロセッサを含む型の処理システムを一度に
１つのプロセッサのみがクリティカルセクションを実行
し得るように改良する。 【構成】 システムはプロセッサを結合する共通バス
と、命令およびデータオペランドをストアするメモリ
と、ロックバッファとを含み、メモリは非クリティカル
セクションにおいて命令のデータオペランドをストアす
るデータスペースと、記憶位置を規定するロックスペー
スとを含む。各々のロックバッファは第１第２の制御ビ
ットをストアするための記憶位置を含み、第１の組の値
を有する第１第２の制御ビットに応答し、ロックスペー
スをロックし、かつその相関のプロセッサがロックスペ
ースにアクセスする命令を実行できなくするためのもの
であり、第２の組の値を有する第１第２の制御ビットに
応答し、ロックスペースをアンロックし、かつその相関
のプロセッサがアクセスする命令を実行することを許容
する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般的には共用バス上にとも
に結合された複数個のプロセッサを含む型の処理システ
ムに関し、ここでプロセッサは非クリティカルセクショ
ンおよび少なくとも１つのクリティカルセクションから
プログラム命令を実行するために配置されかつここで一
度に１つのプロセッサによるクリティカルセクションの
排他的実行が必要とされる。この発明はより特定的には
競合調整（ｃｏｏｒｄｉｎａｔｅ）されかつそのオペラ
ンドがクリティカルセクションにおいて命令によって使
用されないプログラム命令を実行するために共用バスか
ら他のプロセッサをロックアウトすることなしにプロセ
ッサによってクリティカルセクションの排他的実行を許
容するように配置されるような処理システムに関する。
【０００２】マルチプロセッサシステムは一度に１つの
プロセッサがクリティカルセクションを実行することを
許容するように２つの異なる型の調整のうち１つを一般
的に利用する。これらの型の調整は当該技術において協
働および競合調整と呼ばれる。
【０００３】協働調整において、プロセッサは１組のプ
ロトコルに従うことを必要とされる。プロトコルは典型
的には各々のプロセッサがクリティカルセクションの実
行の前および後に他のプロセッサに通知することを要求
する。このことは使用−待ちによって達成され、ここで
クリティカルセクションに入ることを望む各々のプロセ
ッサは他のいずれのプロセッサも現在クリティカルセク
ションを実行していないということを示す利用可能値の
ためにループにおいてクリティカルセクションと相関の
変数の値を繰返して試験する。変数が利用可能値を有す
るとき、自動的に利用可能値を読出しかつ直ちに変数の
使用値を書込むために読出−修正−書込命令をまず実行
するプロセッサはクリティカルセクションに入り、これ
によって他のプロセッサが利用可能値を読出すことを妨
げ、こうして他のプロセッサがクリティカルセクション
に入力することをできなくする。クリティカルセクショ
ンを完成した後、プロセッサはそれから利用可能値を書
込むことによってクリティカルセクションを退出し別の
プロセッサが上で説明されたものと同じ態様で変数を得
ることを許容する。
【０００４】協働調整は関係するすべてのプロセッサが
厳密にプロトコルに従うときにのみ作用する。プロトコ
ルのいたずらなまたは不注意な侵入は処理システムの不
適切な機能をその結果として生じるであろう。したがっ
て、協働調整の有用性は大変な注意をもって書込まれた
単一の並列プログラムを実行する処理システムにおいて
のような信頼できる環境に制限される。
【０００５】競合調整において、プロセッサの中で予め
配置されたプロトコルは存在しない。競合調整はこうし
て、協働調整のために必要なプロトコルを規定すること
が困難かまたは実行不可能であるような状態において必
要とされる。実行はすべて一般的に容易に行なわれる。
【０００６】競合調整を指示するために、共用バス構成
はバスロッキングを利用する。プロセッサがクリティカ
ルセクションに入力する前に、共用資源の使用を必要と
し、それは他のプロセッサがバスの使用が否定されてい
る一方でバスの使用を自由にするためにバスをロックす
る。バスをロックするプロセッサはそれがクリティカル
セクションを完成するまでかまたはそのような時間切れ
の機構を与える当該システムにおいて時間切れとなるま
でバスのロッキングを維持する。
【０００７】バスロッキングを与えるために、競合調整
された処理システムの各々のプロセッサはバスロッキン
グを制御するビットをストアするための状態レジスタを
含む。一旦このビットがバスロッキングプロセッサによ
って設定されかつバスが得られると、バスはレジスタに
おけるビットがクリアされるまで開放されない。
【０００８】バスロッキング方法は有害な付帯的な影響
を有し、そこにおいてそれは１つのプロセッサを除くす
べてを実行から効果的に停止させ、一方でバスはロック
される。こうして、バスロッキングは性能が二次的に重
要であるかまたはバスロッキングの期間が短いような状
態においてのみ有用である。
【０００９】当該技術において周知であるように、プロ
グラムは２つのモードのうちの１つ、すなわちスーパバ
イザまたはユーザにおいて実行する。スーパバイザモー
ドにおけるプログラムはプロセッサが実行することが可
能であるいずれかおよびすべての命令を実行することを
許容される。逆に、ユーザモードにおけるプログラムは
制限された組の命令のみを実行することが許容される。
この区別はスーパバイザモードにおいて実行されるプロ
グラムがコンピュータシステムのディベロッパによって
書込まれるが、ユーザモードにおいて実行されるプログ
ラムは処理システムのユーザによって書込まれるという
仮定に基づく。ユーザモードにおける制限は１ユーザに
よってなされたプログラミングの誤りが他のユーザに悪
い影響を与えないためのものである。
【００１０】ほとんどの処理システムの設計はユーザモ
ードプログラムにバスロッキングを与えない。ユーザモ
ードプログラムにバスロッキングを与えるそれらの処理
システムのために、バスロッキングは厳しい制限でのみ
可能にされる。
【００１１】この発明はそのような先行技術の競合調整
処理システムの欠点を克服する改良された競合調整処理
システムを提供する。この発明の処理システムはプロセ
ッサによってのクリティカルセクションへの排他的なア
クセスを与え、それはクリティカルセクションによって
使用されたデータオペランド以外のデータオペランドに
アクセスする命令を実行するために他のプロセッサを共
用バスからロックアウトすることなしに行なわれる。さ
らに、クリティカルセクションへの排他的なアクセスは
この発明によってプロセッサに与えられ、それは前に説
明されたバスロッキングシステムのような先行技術のシ
ステムによって課せられた制限なしに行なわれる。
【００１２】
【発明の概要】この発明はクリティカルセクションおよ
び非クリティカルセクションのプログラム命令を含むプ
ログラム命令を実行するための複数個のプロセッサを含
む型の処理システムを提供する。処理システムは１つの
プロセッサのみが一度にクリティカルセクションを実行
することを許容するように配置されかつプロセッサにプ
ログラム命令およびデータオペランドを与えるためのメ
モリ手段を含む。メモリ手段は非クリティカルセクショ
ンにおいて命令によって使用されたデータオペランドを
ストアするためのデータスペースおよびクリティカルセ
クションにおいて命令によって使用されたデータオペラ
ンドをストアするためのロックスペースを含む。処理シ
ステムはさらに共通バスを含み、それはプロセッサをと
もにかつメモリ手段へとさらには各々のプロセッサと相
関のバッファ手段へと結合させる。各々のロックバッフ
ァ手段はロックバッファの別のものと相関のプロセッサ
に応答し、そのロックバッファはロックスペースをその
相関のプロセッサからロックするためにクリティカルセ
クションを実行し、それはその相関のプロセッサがロッ
クスペースにおいてのデータオペランドにアクセスする
命令のみを実行することをできなくするために行なわれ
る。
【００１３】この発明はクリティカルセクションおよび
非クリティカルセクションのプログラム命令を含むプロ
グラム命令を実行するための複数個のプロセッサを含む
型の処理システムをさらに提供し、ここでクリティカル
セクションのプログラム命令の実行は一度にプロセッサ
のうちの１つによる排他的な実行を必要とする。処理シ
ステムは一度に１つのプロセッサのみがクリティカルセ
クションを実行することを許容するように配置されかつ
プロセッサにプログラム命令およびデータオペランドを
与えるためのメモリ手段を含む。メモリ手段はクリティ
カルセクションのプログラム命令をストアするためのク
リティカルセクション命令スペースと、非クリティカル
セクションのプログラム命令をストアするための非クリ
ティカルセクション命令スペースと、非クリティカルセ
クションにおいて命令によって使用されたデータオペラ
ンドをストアするためのデータスペースとクリティカル
セクションにおいて命令によって使用されたデータオペ
ランドをストアするためのロックスペースとを含む。処
理システムはプロセッサをともにかつ各々のプロセッサ
と相関のロックバッファ手段およびメモリ手段へと結合
させる共通バスをさらに含む。各々のロックバッファ手
段は第１および第２の制御ビットをストアするための第
１および第２の記憶位置を含み、かつそのプロセッサが
ロックスペースにストアされたデータオペランドを使用
するプログラム命令のみを実行することをできなくする
ために第１の組の予め定められた値を有する第１および
第２の制御ビットに応答する。
【００１４】この発明はクリティカルセクションおよび
非クリティカルセクションのプログラム命令を含むプロ
グラム命令を実行するための複数個のプロセッサを含む
型の処理システムにおける使用のための方法をさらに提
供し、ここでクリティカルセクションのプログラム命令
の実行は一度にプロセッサのうちの１つによる排他的な
実行を要求する。方法は一度に１つのプロセッサのみが
クリティカルセクションを実行することを許容しかつそ
こにストアされたクリティカルセクションのプログラム
命令でのクリティカルセクション命令スペースと、そこ
にストアされた非クリティカルセクションのプログラム
命令での非クリティカルセクション命令スペースと、そ
こにストアされた非クリティカルセクションにおける命
令のデータオペランドでのデータスペースとそこにスト
アされたクリティカルセクションにおける命令のデータ
オペランドでのロックスペースとを有するメモリ手段を
提供するステップを含む。方法はさらに共通バスを提供
するステップと、プロセッサをともにかつ共通バスを介
してメモリ手段へと結合させるステップと、各々のプロ
セッサと相関のロックバッファ手段を提供するステップ
とを含み、ここで各々のロックバッファ手段は第１およ
び第２の制御ビットをストアするための第１および第２
の記憶位置を含む。方法は、もしその相関のロックバッ
ファ手段にストアされた第１および第２の制御ビットが
第１の組の予め定められた値を有するとすればロックス
ペース内にストアされたデータオペランドを使用するプ
ログラム命令のみをプロセッサが実行することをできな
くするステップと、もしその相関のロックバッファ手段
内にストアされた第１および第２の制御ビットが第２の
組の予め定められた値を有すると、ロックスペース内に
ストアされたデータオペランドを使用するプログラム命
令をプロセッサが実行することを可能にするステップと
を含む。
【００１５】新規であると信じられるこの発明の特徴が
前掲の特許請求の範囲において特定的に述べられる。こ
の発明は、そのさらなる目的および利点とともに、同じ
参照番号が同一のエレメントを識別するいくつかの図面
において添付の図面と関連して与えられる以下の説明を
参照することによって最良に理解され得る。
【００１６】
【好ましい実施例の説明】さて図１を参照すると、それ
はブロック図の形状において、この発明を実施する処理
システム１０を示す。処理システム１０は一般的には第
１のプロセッサ１２、第２のプロセッサ１４および共用
メモリ１６を含むメモリ手段を含む。プロセッサ１２お
よび１４はともにかつ共通バス１８によって共用メモリ
１６へと結合される。以下に理解されるように、処理シ
ステム１０はこの発明を有利に実現するために付加的な
プロセッサを組入れ、しかもこの発明の好ましい実施例
の説明を過度に複雑にしないために一対のプロセッサの
みが示される。
【００１７】プロセッサ１２および１４の各々はロック
バッファ２８および３０と関連づけられる。プロセッサ
１２および１４はロックバッファ２８および３０に双方
向性バス３６および３８によってそれぞれに結合され
る。ロックバッファ２８および３０は双方向性バス４０
および４２によってそれぞれに共通バスに結合されかつ
プロセッサ１２および１４はさらに双方向性バス４４お
よび４６のそれぞれによって共通バス１８へと直接結合
される。
【００１８】プレート１２および１４は後に図２を参照
して説明されるであろう共用メモリ１６から得られる命
令からなるプログラムセクションを実行するために配置
される。プログラムセクションはクリティカルセクショ
ンおよび非クリティカルセクションを含む。クリティカ
ルセクションは一度にプロセッサのうちの１つによって
排他的な実行を必要とするプログラムセクションであ
る。非クリティカルセクションは一度に１つ以上のプロ
セッサによって実行され得るプログラムセクションであ
る。以下に示されるように、処理システム１０はプロセ
ッサ１２および１４が共用メモリ１６におけるユーザス
ペースおよび共用メモリ１６におけるスーパバイザスペ
ースの双方からクリティカルおよび非クリティカルセク
ションを実行することを許容する。
【００１９】双方向性バス４４および４６はプロセッサ
１２および１４がそこにストアされたプログラム命令を
アドレス指定するために、共用メモリ１６からプログラ
ム命令を受取るために、かつユーザロックスペースにお
いてまたはスーパバイザロックスペースにおいてデータ
オペランドにアクセスしないプログラム命令を実行する
ために共用メモリ１６をアドレス指定することを許容す
る。
【００２０】ロックバッファ２８および３０の各々は複
数個の記憶位置を含み、ロックバッファ２８は記憶位置
６０、６２、６４および６６を含みかつロックバッファ
３０は記憶位置７０、７２、７４および７６を含む。記
憶位置６０、６２、６４、６６、７０、７２、７４およ
び７６の各々は論理０または論理１の値を有する制御ビ
ットを含むように配置される。記憶位置６０および７０
はユーザロックスペースロック制御ビットをストアする
ために配置され、記憶位置６２および７２はユーザロッ
クバッファロック制御ビットをストアするために配置さ
れ、記憶位置６４および７４はスーパバイザロックスペ
ースロック制御ビットをストアするために配置されかつ
記憶位置６６および７６はスーパバイザロックバッファ
ロック制御ビットをストアするために配置される。記憶
位置６０および６２ならびに記憶位置７０および７２は
以下に説明されるユーザロックスペースの一部を形成し
かつそれらはプロセッサが共用メモリ１６のユーザロッ
クスペース内にストアされたデータオペランドにアクセ
スするロックもしくはアンロック命令または読出ロック
もしくは書込みロック命令を実行することを許容するた
めに利用される。記憶位置６４および６６ならびに記憶
位置７４および７６は以下に説明されるスーパバイザロ
ックスペースの一部を形成しかつプロセッサが共用メモ
リ１６のスーパバイザロックスペースにストアされたデ
ータオペランドにアクセスするスーパバイザロックもし
くはアンロック命令または読出ロックもしくは書込ロッ
ク命令を実行することを許容するように利用される。結
果として、すべてのそのような命令はそれらの相関のロ
ックバッファ２８および３０を介してプロセッサ１２お
よび１４によって実行されなければならない。
【００２１】さて図２を参照すると、それは図１の処理
システム１０の共用メモリ１６の概念的な構成を図表で
示す。共用メモリ１６はメモリスペース１００を含み、
それはユーザスペース１０２およびスーパバイザロック
スペース１０４に細分化される。ユーザスペース１０２
は命令スペース１１０、データスペース１１２およびロ
ックスペース１１４を含む。同様に、スーパバイザロッ
クスペース１０４は命令スペース１２０、データスペー
ス１２２およびロックスペース１２４を含む。ユーザ命
令スペース１１０はクリティカルセクション１３０およ
び非クリティカルセクション１３２を含む。同様に、ス
ーパバイザ命令スペース１２０はクリティカルセクショ
ン１３４および非クリティカルセクション１３６を含
む。
【００２２】クリティカルセクション１３０および１３
４はクリティカルセクションを実行するために必要とさ
れるプログラム命令を含む。たとえば、ユーザクリティ
カルセクション１３０はロック命令１４０、読出ロック
命令１４２、書込ロック命令１４４およびアンロック命
令１４６を含む。同様に、スーパバイザクリティカルセ
クション１３４はロック命令１７０、読出ロック命令１
７２、書込ロック命令１７４およびアンロック命令１７
６を含む。図において注目されるように、読出ロック命
令１４２および書込ロック命令１４４はロックスペース
１１４の記憶位置１６２でストアされたデータオペラン
ドを必要とする。同様に、読出ロック命令１７２および
書込ロック命令１７４はロックスペース１２４の記憶位
置１９２でストアされたデータオペランドを要求する。
前に説明されたように、ロックバッファ２８の記憶位置
６０および６２ならびにロックバッファ３０の記憶位置
７０および７２はユーザロックスペース１１４の一部を
形成しかつロックバッファ２８の記憶位置６４および６
６ならびにロックバッファ３０の記憶位置７４および７
６はスーパバイザロックスペース１２４の一部を形成す
る。プロセッサ１２または１４の１つがユーザロックス
ペース１１４またはスーパバイザロックスペース１２４
のいずれかに命令を実行するときにはいつでも、それは
プロセッサが以下に説明されるであろう態様で命令を実
行することを許容されるかどうかを決定するその相関の
ロックバッファを介してそうでなくてはならない。
【００２３】ユーザ命令スペース１１０の非クリティカ
ルセクション１３２は読出命令１５０、書込命令１５
２、読出ロック命令１５４および書込ロック命令１５６
を含む。非クリティカルセクション１３２は一度に１つ
のプロセッサ以上によって実行され得るプログラム命令
を規定する。しかしながら、読出ロック命令１５４およ
び書込ロック命令１５６がロックスペース１１４の記憶
位置１６２にストアされたデータオペランドを必要とす
るというこうとは注目されるであろう。結果として、プ
ロセッサのうちの１つが読出ロック命令１５４または書
込ロック命令１５６のいずれかを実行するとき、それは
その相関のロックバッファを介してそうであり、なぜな
らそれらの命令がユーザロックスペース１１４内に含ま
れるデータオペランドを必要とするからである。
【００２４】同様に、スーパバイザ命令スペース１２０
のスーパバイザ非クリティカルセクション１３６は読出
命令１８０、書込命令１８２、読出ロック命令１８４お
よび書込ロック命令１８６を含む。非クリティカルセク
ション１３６は一度に１つ以上のプロセッサによって実
行される得るプログラム命令を規定する。しかしなが
ら、読出ロック命令１８４および書込ロック命令１８６
がスーパバイザロックスペース１２４の記憶位置１９２
で含まれるデータオペランドを必要とすることは注目さ
れるであろう。結果として、もしプロセッサのうちの１
つが読出ロック命令１８４または書込ロック命令１８６
のいずれかを実行すると、それはその相関のロックバッ
ファを介してもそうでなくてはならない。
【００２５】記憶位置６０および６２にストアされたビ
ットの値はそのオペランドがユーザロックスペース１１
４からのものである命令をプロセッサ１２が実行するこ
とを許容されるかどうかを決定する。これらの命令はク
リティカルセクション１３０内の命令１４０、１４２、
１４４および１４６ならびに非クリティカルセクション
１３２内の命令１５４および１５６に対応する。記憶位
置６４および６６にストアされたビットの値はプロセッ
サ１２がそのオペランドがスーパバイザロックスペース
１２４からのものである命令を実行することを許容され
るかどうかを決定する。これらの命令はクリティカルセ
クション１３４内の命令１７０、１７２、１７４および
１７６ならびに非クリティカルセクション１３６内の命
令１８４および１８６に対応する。同様に、記憶位置７
０および７２にストアされたビットの値はプロセッサ１
４がそのオペランドがユーザロックスペース１１４から
の命令を実行することを許容されるかどうか決定する。
これらの命令はクリティカルセクション１３０内の命令
１４０、１４２、１４４および１４６ならびに非クリテ
ィカルセクション１３２内の命令１５４および１５６に
対応する。記憶位置７４および７６内にストアされたビ
ットの値はプロセッサ１４がそのオペランドがスーパバ
イザロックスペース１２４からのものである命令を実行
することを許容されるかどうかを決定する。これらの命
令はクリティカルセクション１３４内の命令１７０、１
７２、１７４および１７６ならびに非クリティカルセク
ション１３６内の命令１８４および１８６に対応する。
【００２６】プロセッサがこれらのクリティカルセクシ
ョンのうちの１つに入ると、それはロック命令をその対
応するロックバッファへと運ぶ。もし第１および第２の
制御ビットがたとえば論理０のような第２の組の予め定
められた値を有すると、相関のロックバッファはそのプ
ロセッサがその相関のプロセッサに双方向性バス４０ま
たは４２を介する共通バス１８へのアクセスを与えるこ
とによってロック命令を行なうことを許容する。もし第
１および第２の制御ビットがたとえば論理１のような第
１の組の予め定められた値を有すると、相関のロックバ
ッファはそのプロセッサがロック命令を行なうことをで
きなくしかつそれによってその相関のプロセッサが立ち
往生することを引起す。ロックバッファはその相関のプ
ロセッサがそのロック命令を行なうことをできなくし、
それは第１および第２の制御ビットの論理１の値が別の
プロセッサが同じクリティカルセクションを実行する方
法においてロックスペースを現在ロックしているという
ことを示すからである。プロセッサがその相関のロック
バッファによってロック命令を実行することを許容され
るとき、プロセッサはそのロックバッファに第１の制御
ビットに対して論理１の値をかつ第２の制御ビットに対
して論理０の値を含む第３の組の予め定められた値を書
込むであろう。このことはロックバッファに対して、そ
の相関のプロセッサがクリティカルセクションの実行中
でありかつロックスペースがそのプロセッサにロックさ
れないということを示す。このため、そのプロセッサに
は適切なロックスペースおよび共通バス１８へのアクセ
スが与えられかつそれによってクリティカルセクション
を実行することを許容される。
【００２７】２つのロックスペースのうちの１つからデ
ータオペランドを必要とするすべての命令はプロセッサ
からそれらの相関のロックバッファへと運ばれる。この
ことはロックバッファがそのプロセッサが命令を実行す
ることを可能にするかまたはもし別のプロセッサがそれ
ぞれのクリティカルセクションの実行の最中であるとす
れば、その相関のプロセッサが命令を実行することをで
きなくすることを許容する。この態様で、プロセッサが
クリティカルセクションを実行しているとき、他のプロ
セッサは適切なロックスペースからロックアウトされか
つロックスペースの使用を必要とする命令を実行するこ
とをできなくされる。しかしながら、非クリティカルセ
クションにおける命令または他のロックスペースにおい
てデータオペランドを必要とする命令を実行するために
他のロックスペースまたはデータスペースのいずれかか
ら他のプロセッサはロックアウトされない。結果とし
て、プロセッサがたとえクリティカルセクションを実行
しそれによってロックスペースをロックしてしまったと
しても、他のプロセッサはデータスペースまたは他のロ
ックされないロックスペースからオペランドを必要とす
る命令を実行することを許容される。共通バスはこうし
て続行する実行のために他のプロセッサにアクセス可能
である。図１においてまた注目されるであろうように、
プロセッサ１２および１４はバス検出器８０および８２
をそれぞれに含む。バス検出器８０および８２はその相
関のプロセッサがロック命令かまたはアンロック命令の
いずれかを実行するべきときに共通バス１８の可用性を
検出するために設けられる。プロセッサがそれらの命令
のうちの１つ、たとえばロックまたはアンロック命令を
実行する前に、その相関のバス検出器は最初に共通バス
の可用性を検出しなければならない。もしプロセッサが
ロック命令を実行しかつその相関のロックバッファが第
２の組の値（論理０の双方）を有する第１および第２の
制御ビットを含むと、プロセッサはそのバス検出器がバ
スの可用性を検出することを引起す。バス検出器がバス
の可用性を検出している間に、プロセッサは第１および
第２の制御ビットの値を絶え間なく監視する。もしバス
が利用可能となる前に第１および第２の制御ビットがそ
の値において第１の組の予め定められた値（論理１の双
方）の値へと変化すると、プロセッサはそのバス検出器
がバスの可用性を検出するのを終了することを引起しか
つプロセッサは第１および第２の制御ビットが論理０の
第２の組の予め定められた値へと戻るまで待つために立
ち往生の状態になるであろう。
【００２８】こうして理解され得るように、第１のプロ
セッサがクリティカルセクションに入ることを望みかつ
そのロックバッファによってロック命令を実行すること
を許容されるとき、もし第１のプロセッサにバスが与え
られる前にロック命令の実行のために第２のプロセッサ
にバスが与えられると、第１のプロセッサは立ち往生し
かつ第２のプロセッサはロック命令を実行することによ
ってそのクリティカルセクションに入るであろう。
【００２９】クリティカルセクションへのアクセスを制
御するための処理システム１０の動作は共用メモリ１６
のユーザスペース１０２からクリティカルセクションに
入りかつそれを完成するプロセッサ１２に関して今、説
明されるであろう。スーパバイザスペース１０４におけ
るクリティカルセクションへのアクセスを制御するため
の処理システム１０の動作は同じであるので、プロセッ
サ１２によるユーザスペースにおけるクリティカルセク
ションへのアクセスを制御するための処理システムの動
作のみがここに説明されるであろう。クリティカルセク
ションに入りかつそれを完成するプロセッサ１２の工程
の間のロックバッファ２８および３０の状態を示すこの
説明の間に図３および図４の参照がなされ得る。
【００３０】最初に、ロックバッファ２８の記憶位置６
０および６２にストアされかつロックバッファ３０の記
憶位置７０および７２にストアされた第１および第２の
制御ビットは論理０の第２の組の予め定められた値を有
する。プロセッサ１２がロック命令をそのロックバッフ
ァ２８へと運ぶとき、記憶位置６０および６２にストア
された第１および第２の制御ビットの双方が論理０であ
るのでプロセッサ１２がロック命令の実行を始めること
を許容するであろう。プロセッサ１２はそれからそのバ
ス検出器８０が共通バス１８の可用性を検出することを
引起す。バス検出器８０が共通バス１８の可用性を検出
する前にもし記憶１６０および６２にストアされた第１
および第２の制御ビットの値が論理１の第１の組の予め
定められた値へと変化すると、プロセッサ１２が共通バ
スを得ることができる前にそのロック命令を実行するた
めに別のプロセッサに共通バスが与えられるべきである
のでプロセッサ１２は立ち往生しかつロック命令を実行
しないであろう。
【００３１】記憶位置６０および６２にストアされた第
１および第２の制御ビットの値が論理１の第１の組の予
め定められた値へと変化する前にもしバス検出器８０が
共通バス１８の可用性を検出すると、プロセッサ１２に
はそれから方向性バス４０を介してそのロックバッファ
２８によって共通バス１８が与えられる。プロセッサ１
２はそれからロックバッファ２８が第１および第２の制
御ビットの第１の組の予め定められた値を処理システム
の他のプロセッサに相関のロックバッファへと書込むこ
とを引起す。この状態は図４に示され、ここでプロセッ
サ１２はロックバッファ３０の記憶位置７０および７２
に論理１の第１および第２の制御ビットのための第１の
組の予め定められた値を書込んだ。それと同時に、プロ
セッサ１２は記憶位置６０および６２でのそのロックバ
ッファ２８へと第１および第２の制御ビットのための第
３の組の値を書込み、ここで第３の組の値は記憶位置６
０にストアされた第１の制御ビットのための論理１およ
び記憶位置６２にストアされた第２の制御ビットのため
の論理０である。
【００３２】図４に示されたように条件付けられたロッ
クバッファ２８および３０で、プロセッサ１２がそのク
リティカルセクションを処理している時間の間、プロセ
ッサ１４はそのロックバッファ３０によってユーザロッ
クスペースへとアクセスする命令を実行することを妨げ
られ，それは記憶位置７０および７２にストアされた第
１および第２の制御ビットが論理１の第１の組の値を有
するからである。プロセッサ１２はそのロックバッファ
２８によってそのクリティカルセクションを実行するこ
とを許容され、それはそのロックバッファが論理１の記
憶位置６０にストアされた第１の制御ビットおよび論理
０のその記憶位置６２にストアされた第２の制御ビット
を含むからである。このことはロックバッファ２８に対
してそのプロセッサがユーザロックスペース１１４の電
流オーナでありかつすべての他のプロセッサがこのスペ
ースにアクセスする命令を実行することからロックアウ
トされるということを示す。
【００３３】たとえプロセッサ１４がユーザロックスペ
ース１１４からロックアウトされるとしても、共通バス
１８を介してユーザロックスペース１１４にアクセスし
ない命令を実行することをまだ許容される。特定的に
は、ユーザデータスペース１１２またはスーパバイザデ
ータスペース１２２にアクセスする命令（そのような命
令は１５０、１５２、１８０および１８２である）はそ
れらがロックバッファによって制御されないので処理す
ることを可能にされる。ユーザロックスペース１１４ま
たはスーパバイザロックスペース１２４にアクセスする
命令のみが（そのような命令は１４０、１４２、１４
４、１４６、１５４、１５６、１７０、１７２、１７
４、１７６、１８４および１８６である）ロックバッフ
ァによって制御される。これらの命令の中で、プロセッ
サ１４はそのロックバッファによってユーザロックスペ
ースにアクセスする命令（そのような命令は１４０、１
４２、１４４、１４６、１５４および１５６である）を
実行することを妨げられる。プロセッサ１４は命令１５
０、１５２、１７０、１７２、１７４、１７６、１８
０、１８２、１８４および１８６を実行することが可能
である。結果として、たとえプロセッサが現在ユーザス
ペース１０２においてクリティカルセクションを実行し
ているとしても処理効率が維持され、それは共通バス１
８がユーザロックスペース１１４にアクセスしない命令
の実行のために他のプロセッサからロックアウトされな
いからである。
【００３４】プロセッサ１２がそのクリティカルセクシ
ョンを完成するとき、それは他のプロセッサと相関のロ
ックバッファをアンロックするためにアンロック命令を
実行するであろう。プロセッサ１２はそのアンロック命
令を実行する前にまずそのバス検出器８０がバス１８の
可用性を検出することを引起す。共通バスが利用可能に
なると、プロセッサ１２はそのロックバッファ２８が第
１および第２の制御ビットのための第２の組の値をすべ
ての他のプロセッサと相関のロックバッファへと書込む
ことを引起す。それと同時に、プロセッサ１２は第１お
よび第２の制御ビットの第２の組の値をそれ自身のロッ
クバッファ２８へと書込む。このことは再びロックバッ
ファを図３で示された状態へと置き、ここでプロセッサ
１２は論理０がロックバッファ３０の記憶位置７０およ
び７２に書込まれかつ論理０がその相関のロックバッフ
ァ２８の記憶位置６０および６２に書込まれることを引
起した。
【００３５】もしプロセッサ１２がそのクリティカルプ
ログラムセクションを実行する時間の間、プロセッサ１
４がクリティカルセクションに入りたかったとすれば、
それはそのロックバッファ３０によって立ち往生させら
れたであろう。しかしながら、プロセッサ１２がプロセ
ッサ１４と相関のロックバッファ３０をアンロックした
ので、プロセッサ１４は今その相関のロックバッファ３
０によってプロセッサ１２に関して上で説明された態様
でユーザスペース１０２においてクリティカルセクショ
ンを入力するためにそのロック命令を実行することを許
容され得る。プロセッサ１４はまたクリティカルセクシ
ョンの一部ではなくユーザロックスペース１１４にアク
セスする命令を実行することが可能である。そのような
命令は１５４および１５６である。この好ましい実施例
に従って、各々の対のプロセッサおよびロックバッファ
は好ましくは単一集積回路内でともに統合される。しか
しながら、当該技術において当業者によって認められる
であろうように、ロックバッファはこの発明から逸脱す
ることなしにロックバッファはそれらの相関のプロセッ
サから別個に統合され得る。
【００３６】前述のことから、この発明が新しくかつ改
良された処理システムを提供し、それがそのプロセッサ
によってクリティカルセクションへのアクセスを制御す
るために競合調整されるということが理解され得る。ク
リティカルセクションの入力はバスをロックすることな
しに許容され、そのためプロセッサがユーザ（またはス
ーパバイザ）スペースにおいてクリティカルセクション
を実行するとき、すべての他のプロセッサがユーザ（ま
たはスーパバイザ）ロックスペースにアクセスしないプ
ログラム命令を自由に実行する。さらに、ユーザロック
スペースへの排他的なアクセス（それをロックすること
によって）をユーザスペースにおいてプログラム命令を
実行するプロセッサへと与えることが他のプロセッサが
ユーザロックスペースにアクセスしないプログラム命令
を実行することを妨げないので、この発明の処理システ
ムはいずれの制限もなしに競合調整をユーザスペースに
おいてプログラム命令を実行するプロセッサへと与え
る。
【００３７】この発明の特定的な実施例が示されかつ説
明されてきたが、修正がなされ得、したがって前掲の特
許請求の範囲においてこの発明の真意および範囲内のす
べてのそのような変更および修正を包含することが意図
される。
【図面の簡単な説明】
【図１】この発明を実施する競合調整された処理システ
ムを示すブロック図である。
【図２】この発明に従う図１の処理システムにおいて利
用され得る共用メモリを示す図である。
【図３】プロセッサのうちの１つによってクリティカル
セクションに入る前の図１の処理システムのロックバッ
ファの状態を示すブロック図である。
【図４】プロセッサがクリティカルセクションに入った
後の図１の処理システムのロックバッファの状態を示す
ブロック図である。
【符号の説明】
１２ プロセッサ １４ プロセッサ １６ 共用メモリ １８ 共通バス ２８ ロックバッファ ４４ 双方向性バス

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 クリティカルセクションおよび非クリテ
    ィカルセクションのプログラム命令を含むプログラム命
    令を実行するための複数個のプロセッサを含む型の処理
    システムであって、前記クリティカルセクションのプロ
    グラム命令の実行は一度に前記プロセッサのうちの１つ
    による排他的な実行を必要とし、前記処理システムは１
    つの前記プロセッサのみが一度に前記クリティカルセク
    ションを実行することを許容するように配置され、 前記プロセッサにプログラム命令およびデータオペラン
    ドを与えるためのメモリ手段を含み、前記メモリ手段は
    前記クリティカルセクションのプログラム命令をストア
    するためのクリティカルセクション命令スペースと、前
    記非クリティカルセクションのプログラム命令をストア
    するための非クリティカルセクション命令スペースと、
    前記非クリティカルセクションにおける命令のデータオ
    ペランドをストアするためのデータスペースと、前記ク
    リティカルセクションにおける命令のデータオペランド
    をストアするためのロックスペースとを含み、 前記プロセッサをともにかつ前記メモリ手段へと結合さ
    せる共通バスと、 各々の前記プロセッサと相関のロックバッファ手段とを
    含み、各々の前記ロックバッファ手段は第１および第２
    の制御ビットをストアするための第１および第２の記憶
    位置を含み、各々の前記ロックバッファ手段は第１の組
    の予め定められた値を有する前記第１および第２の制御
    ビットに応答し、その相関のプロセッサが前記ロックス
    ペースにストアされたデータオペランドを必要とするプ
    ログラム命令のみを実行することをできなくするための
    処理システム。
  2. 【請求項２】 第２の組の予め定められた値を有する前
    記第１および第２の制御ビットに応答し、その相関のプ
    ロセッサが前記メモリ手段の前記ロックスペースにスト
    アされたデータオペランドを必要とするプログラム命令
    を実行することを許容するための、請求項１に記載の処
    理システム。
  3. 【請求項３】 各々の前記プロセッサが前記メモリ手段
    の前記クリティカルセクション命令スペースからロック
    命令を実行するように配置され、それが前記クリティカ
    ルセクション命令スペースから前記クリティカルセクシ
    ョンを入力する前に前記共通バスを介して前記第１およ
    び第２の制御ビットの前記第１の組の予め定められた値
    を他の前記プロセッサと相関の各々の前記ロックバッフ
    ァ手段に書込むためのものである、請求項２に記載の処
    理システム。
  4. 【請求項４】 各々の前記プロセッサが前記ロック命令
    を実行する間に前記第１および第２の制御ビットの第３
    の組の予め定められた値をその相関のロックバッファ手
    段へと書込む、請求項３に記載の処理システム。
  5. 【請求項５】 各々の前記プロセッサが前記共通バスの
    可用性を検出するためのバス検出手段を含む、請求項４
    に記載の処理システム。
  6. 【請求項６】 各々の前記プロセッサが前記ロック命令
    を行なう前に前記共通バスが利用可能であるということ
    を検出するその前記バス検出手段に応答する、請求項５
    に記載の処理システム。
  7. 【請求項７】 各々の前記プロセッサがその相関のロッ
    クバッファ手段にストアされた前記第１および第２の制
    御ビットの前記値を監視するように配置され、一方でそ
    の前記バス検出手段が前記共通バスの可用性を検出し、
    ここで各々の前記プロセッサが前記ロック命令の実行を
    中止するように配置され、それは前記バス検出手段が前
    記共通バスが利用可能であるということを検出するより
    も前にその相関のロックバッファ手段にストアされた前
    記第１および第２の制御ビットの前記値が前記第１の組
    の値へと変化したということを検出することに応答して
    である、請求項６に記載の処理システム。
  8. 【請求項８】 各々の前記プロセッサが、前記共通バス
    を介して前記第１および第２の制御ビットの前記第２の
    組の予め定められた値を前記クリティカルセクション命
    令スペースから前記クリティカルセクションを完成する
    際に他の前記プロセッサと相関の前記ロックバッファ手
    段へと書込むための前記メモリ手段の前記クリティカル
    セクション命令スペースからアンロック命令を実行する
    ように配置される、請求項７に記載の処理システム。
  9. 【請求項９】 前記アンロック命令を実行する間に各々
    の前記プロセッサが前記第１および第２の制御ビットの
    前記第２の組の予め定められた値をその相関のロックバ
    ッファ手段へと書込むように配置される、請求項８に記
    載の処理システム。
  10. 【請求項１０】 各々の前記プロセッサが、前記アンロ
    ック命令を実行する前に前記共通バスが利用可能である
    ことを検出するその前記バス検出手段に応答する、請求
    項９に記載の処理システム。
  11. 【請求項１１】 前記第１の組の予め定められた値が論
    理１である前記第１の制御ビットおよび論理１である前
    記第２の制御ビットである、請求項１０に記載の処理シ
    ステム。
  12. 【請求項１２】 前記第２の組の予め定められた値が論
    理０である第１の制御ビットおよび論理０である前記第
    ２の制御ビットである、請求項１１に記載の処理システ
    ム。
  13. 【請求項１３】 前記第３の組の予め定められた値が論
    理１である前記第１の制御ビットおよび論理０である前
    記第２の制御ビットである、請求項１２に記載の処理シ
    ステム。
  14. 【請求項１４】 クリティカルセクションおよび非クリ
    ティカルセクションのプログラム命令を含むプログラム
    命令を実行するための複数個のプロセッサを含む型の処
    理システムにおける使用のための方法であって、前記ク
    リティカルセクションのプログラム命令の実行は一度に
    前記プロセッサのうちの１つによる排他的な実行を必要
    とし、前記方法は一度に１つの前記プロセッサのみが前
    記クリティカルセクションを実行することを許容し、 そこにストアされた前記クリティカルセクションのプロ
    グラム命令でのクリティカルセクション命令スペース
    と、そこにストアされた前記非クリティカルセクション
    のプログラム命令での非クリティカルセクション命令ス
    ペースと、そこにストアされた前記非クリティカルセク
    ション命令スペースにおける前記命令のデータオペラン
    ドでのデータスペースと、そこにストアされた前記クリ
    ティカルセクション命令スペースにおける前記命令のデ
    ータオペランドでのロックスペースとを有するメモリ手
    段を提供するステップと、 共通バスを提供するステップと、 前記プロセッサをともにかつ前記共通バスを介して前記
    メモリ手段へと結合させるステップと、 各々の前記プロセッサと相関のロックバッファ手段を提
    供するステップとを含み、各々の前記ロックバッファ手
    段は第１および第２の制御ビットをストアするための第
    １および第２の記憶位置を含み、 もしその相関のロックバッファ手段にストアされた前記
    第１および第２の制御ビットが第１の組の予め定められ
    た値を有すると、プロセッサが前記ロックスペースにス
    トアされたデータオペランドを必要とするプログラム命
    令のみを実行することをできなくするステップと、 もしその相関のロックバッファ手段にストアされた前記
    第１および第２の制御ビットが第２の組の予め定められ
    た値を有すると、プロセッサが前記ロックスペースにス
    トアされたデータオペランドを必要とするプログラム命
    令を実行することを可能にするステップとを含む方法。
  15. 【請求項１５】 前記プロセッサのうちの１つによって
    前記クリティカルセクション命令スペースからロック命
    令を実行するステップをさらに含み、それが前記共通バ
    スを介して前記１つのプロセッサから前記第１および第
    ２の制御ビットの前記第１の組の予め定められた値を他
    の前記プロセッサと相関の各々の前記ロックバッファ手
    段へと書込み、それによってクリティカルセクションを
    前記クリティカルセクション命令スペースへと入力す
    る、請求項１４に記載の方法。
  16. 【請求項１６】 前記ロック命令を実行する間に前記１
    つのプロセッサからの前記第１および第２の制御ビット
    の第３の組の予め定められた値をその相関のックバッフ
    ァ手段へと書込むステップをさらに含む、請求項１５に
    記載の方法。
  17. 【請求項１７】 前記ロック命令を実行する前に前記共
    通バスが利用可能であるということを検出するステップ
    をさらに含む、請求項１６に記載の方法。
  18. 【請求項１８】 前記１つのプロセッサと相関の前記ロ
    ックバッファ手段にストアされた前記第１および第２の
    制御ビットの前記値を監視し、一方で前記共通バスの可
    用性を検出しかつもし前記共通バスが利用可能であると
    いうことを検出するよりも前に前記第１および第２の制
    御ビットが前記第１の組の値へと変化すると、前記ロッ
    ク命令の実行を終了させるステップをさらに含む、請求
    項１７に記載の方法。
  19. 【請求項１９】 前記１つのプロセッサによって前記ク
    リティカルセクション命令スペースからアンロック命令
    を実行するステップをさらに含み、それが前記１つのプ
    ロセッサから前記共通バスを介して前記第１および第２
    の制御ビットの前記第２の組の予め定められた値を他の
    前記プロセッサと相関の前記ロックバッファ手段へと前
    記クリティカルセクション命令スペースにおいて前記ク
    リティカルセクションを完成する際に書込むことによっ
    てである、請求項１８に記載の方法。
  20. 【請求項２０】 前記アンロック命令を実行する間に前
    記１つのプロセッサからの前記第１および第２の制御ビ
    ットの前記第２の組の予め定められた値をその相関のロ
    ックバッファ手段へと書込むステップをさらに含む、請
    求項１９に記載の方法。
  21. 【請求項２１】 前記アンロック命令を実行する前に前
    記共通バスが利用可能であることを検出するステップを
    さらに含む、請求項２０に記載の方法。
  22. 【請求項２２】 前記第１の組の予め定められた値が論
    理１である前記第１の制御ビットおよび論理１である前
    記第２の制御ビットである、請求項２１に記載の方法。
  23. 【請求項２３】 前記第２の組の予め定められた値が論
    理０である前記第１の制御ビットおよび論理０である前
    記第２の制御ビットである、請求項２２に記載の方法。
  24. 【請求項２４】 前記第３の組の予め定められた値が論
    理１である前記第１の制御ビットおよび論理０である前
    記第２の制御ビットである、請求項２３に記載の方法。
  25. 【請求項２５】 クリティカルセクションおよび非クリ
    ティカルセクションのプログラム命令を含むプログラム
    命令を実行するための複数個のプロセッサを含む型の処
    理システムであって、前記処理システムは１つの前記プ
    ロセッサのみが一度に前記クリティカルセクションを実
    行することを許容するように配置され、 前記プロセッサにプログラム命令およびデータオペラン
    ドを与えるためのメモリ手段を含み、前記メモリ手段は
    前記非クリティカルセクションにおける命令のデータオ
    ペランドをストアするためのデータスペースと、前記ク
    リティカルセクションにおける命令のデータオペランド
    をストアするためのロックスペースとを含み、 前記プロセッサをともにかつ前記メモリ手段へと結合さ
    せる共通バスと、 各々の前記プロセッサと相関のロックバッファ手段とを
    含み、各々の前記ロックバッファ手段は前記クリティカ
    ルセクションを実行する前記ロックバッファの別のもの
    と相関のプロセッサに応答し、その相関のプロセッサが
    前記ロックスペースにアクセスする命令のみを実行する
    ことをできなくするためにその相関のプロセッサから前
    記ロックスペースをロックするためのものである処理シ
    ステム。
  26. 【請求項２６】 前記ロックバッファの各々は第１およ
    び第２の制御ビットをストアするための第１および第２
    の記憶位置を含み、各々の前記ロックバッファ手段は第
    １の組の予め定められた値を有する前記第１および第２
    の制御ビットに応答し、その相関のプロセッサが前記ロ
    ックスペースにアクセスする命令を実行することをでき
    なくするためにその相関のプロセッサから前記ロックス
    ペースをロックするためのものである、請求項２５に記
    載の処理システム。
  27. 【請求項２７】 各々の前記ロックバッファ手段が第２
    の組の予め定められた値を有する前記第１および第２の
    制御ビットに応答し前記ロックスペースをアンロックし
    かつその相関のプロセッサが前記ロックスペースにアク
    セスする命令を実行することを許容するためのものであ
    る、請求項２６に記載の処理システム。
  28. 【請求項２８】 各々の前記プロセッサが前記クリティ
    カルセクションを入力する前に前記第１および第２の制
    御ビットの前記第１の組の予め定められた値を前記共通
    バスを介して他の前記プロセッサと相関の各々の前記ロ
    ックバッファ手段へと書込むためにロック命令を実行す
    るように配置される、請求項２７に記載の処理システ
    ム。
  29. 【請求項２９】 各々の前記プロセッサが前記ロック命
    令を実行する間に前記第１および第２の制御ビットの第
    ３の組の予め定められた値をその相関のロックバッファ
    手段へと書込むように配置される、請求項２８に記載の
    処理システム。
  30. 【請求項３０】 各々の前記プロセッサが前記共通バス
    の可用性を検出するためのバス検出手段を含む、請求項
    ２９に記載の処理システム。
  31. 【請求項３１】 各々の前記プロセッサが前記ロック命
    令を実行する前に前記共通バスが利用可能であることを
    検出するその前記バス検出手段に応答する、請求項３０
    に記載の処理システム。
  32. 【請求項３２】 各々の前記プロセッサがその相関のロ
    ックバッファ手段にストアされた前記第１および第２の
    制御ビットの前記値を監視するように配置され、一方で
    その前記バス検出手段が前記共通バスの可用性を検出
    し、各々の前記プロセッサは前記バス検出手段が前記共
    通バスが利用可能であるということを検出する前にその
    相関のロックバッファ手段にストアされた前記第１およ
    び第２の制御ビットの前記値が前記第１の組の値へと変
    化したということの検出に応答して前記ロック命令の実
    行を中止するように配置される、請求項３１に記載の処
    理システム。
  33. 【請求項３３】 各々の前記プロセッサが前記共通バス
    を介して前記第１および第２の制御ビットの前記第２の
    組の予め定められた値を前記クリティカルセクションを
    完成する際に他の前記プロセッサと相関の前記ロックバ
    ッファ手段へと書込むためにアンロック命令を実行する
    ように配置される、請求項２７に記載の処理システム。
  34. 【請求項３４】 各々の前記プロセッサが前記第１およ
    び第２の制御ビットの前記第２の組の予め定められた値
    を前記アンロック命令を実行する間にその相関のロック
    バッファ手段へと書込むように配置される、請求項３３
    に記載の処理システム。
  35. 【請求項３５】 各々の前記プロセッサが前記共通バス
    の可用性を検出するためのバス検出手段を含みかつ前記
    アンロック命令を実行する前に前記共通バスが利用可能
    であるということを検出するその前記バス検出手段に応
    答する、請求項３４に記載の処理システム。
JP4157827A 1991-06-18 1992-06-17 処理システム Withdrawn JPH05242046A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08314869A (ja) * 1995-05-23 1996-11-29 Kofu Nippon Denki Kk 情報処理装置
WO2011096163A1 (ja) * 2010-02-03 2011-08-11 日本電気株式会社 情報処理システム、排他制御方法および排他制御用プログラム

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5423008A (en) * 1992-08-03 1995-06-06 Silicon Graphics, Inc. Apparatus and method for detecting the activities of a plurality of processors on a shared bus
DE59408657D1 (de) * 1993-06-30 1999-09-30 Anton Gunzinger Intelligentes kommunikations-system
JPH07262140A (ja) * 1994-03-16 1995-10-13 Nec Corp 排他制御装置
US5613139A (en) * 1994-05-11 1997-03-18 International Business Machines Corporation Hardware implemented locking mechanism for handling both single and plural lock requests in a lock message
US5564040A (en) * 1994-11-08 1996-10-08 International Business Machines Corporation Method and apparatus for providing a server function in a logically partitioned hardware machine
US5542044A (en) * 1994-12-12 1996-07-30 Pope; Shawn P. Security device for a computer, and methods of constructing and utilizing same
US5754827A (en) * 1995-10-13 1998-05-19 Mentor Graphics Corporation Method and apparatus for performing fully visible tracing of an emulation
US5968157A (en) * 1997-01-23 1999-10-19 Sun Microsystems, Inc. Locking of computer resources
US5928334A (en) * 1997-03-28 1999-07-27 International Business Machines Corporation Hardware verification tool for multiprocessors
US5987550A (en) * 1997-06-30 1999-11-16 Emc Corporation Lock mechanism for shared resources in a data processing system
US6076126A (en) * 1997-06-30 2000-06-13 Emc Corporation Software locking mechanism for locking shared resources in a data processing system
US6253224B1 (en) 1998-03-24 2001-06-26 International Business Machines Corporation Method and system for providing a hardware machine function in a protected virtual machine
US6681238B1 (en) 1998-03-24 2004-01-20 International Business Machines Corporation Method and system for providing a hardware machine function in a protected virtual machine
US6230230B1 (en) * 1998-12-03 2001-05-08 Sun Microsystems, Inc. Elimination of traps and atomics in thread synchronization
US6516403B1 (en) * 1999-04-28 2003-02-04 Nec Corporation System for synchronizing use of critical sections by multiple processors using the corresponding flag bits in the communication registers and access control register
US6615324B1 (en) * 2000-01-07 2003-09-02 Cygnal Integrated Products, Inc. Embedded microprocessor multi-level security system in flash memory
US7133978B1 (en) * 2003-06-19 2006-11-07 Xilinx, Inc. Method and apparatus for processing data stored in a memory shared among a plurality of processors
WO2007096372A1 (en) * 2006-02-21 2007-08-30 Mentor Graphics Corporation Memory tracing in an emulation environment
KR101610828B1 (ko) * 2009-09-23 2016-04-08 삼성전자주식회사 멀티코어 프로세서의 인터럽트 온/오프 관리 장치와 방법
JP6036692B2 (ja) * 2011-07-29 2016-11-30 日本電気株式会社 情報処理装置、情報処理システム、情報処理方法および制御プログラム記録媒体
TWI650648B (zh) * 2018-02-09 2019-02-11 慧榮科技股份有限公司 系統晶片及存取系統晶片中記憶體的方法
US20250307052A1 (en) * 2024-03-26 2025-10-02 Advanced Micro Devices, Inc. Shared memory freedom from interference system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558411A (en) * 1969-05-19 1985-12-10 Burroughs Corp. Polymorphic programmable units employing plural levels of sub-instruction sets
US3820079A (en) * 1971-11-01 1974-06-25 Hewlett Packard Co Bus oriented,modular,multiprocessing computer
FR2474200B1 (fr) * 1980-01-22 1986-05-16 Bull Sa Procede et dispositif d'arbitrage des conflits d'acces entre une requete asynchrone et un programme en section critique
JP2539352B2 (ja) * 1984-06-20 1996-10-02 株式会社日立製作所 階層型多重計算機システム
US5050072A (en) * 1988-06-17 1991-09-17 Modular Computer Systems, Inc. Semaphore memory to reduce common bus contention to global memory with localized semaphores in a multiprocessor system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08314869A (ja) * 1995-05-23 1996-11-29 Kofu Nippon Denki Kk 情報処理装置
WO2011096163A1 (ja) * 2010-02-03 2011-08-11 日本電気株式会社 情報処理システム、排他制御方法および排他制御用プログラム

Also Published As

Publication number Publication date
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EP0519599A3 (en) 1993-09-08
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DE69228090T2 (de) 1999-08-26

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