JPH05242184A - 遅延解析結果表示方式 - Google Patents
遅延解析結果表示方式Info
- Publication number
- JPH05242184A JPH05242184A JP4080240A JP8024092A JPH05242184A JP H05242184 A JPH05242184 A JP H05242184A JP 4080240 A JP4080240 A JP 4080240A JP 8024092 A JP8024092 A JP 8024092A JP H05242184 A JPH05242184 A JP H05242184A
- Authority
- JP
- Japan
- Prior art keywords
- information
- storage means
- function description
- delay analysis
- transfer level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 レジスタ転送レベル機能記述情報上に遅延解
析結果を表示することにより、設計者は回路接続情報を
意識することなく、レジスタ転送レベル機能記述情報を
修正できる。 【構成】 レジスタ転送レベル機能記述情報記憶手段２
と、遅延解析結果記憶手段７に対して、機能記述情報−
回路接続情報間対応情報記憶手段４により対応づけを行
い、遅延解析結果表示手段８によってレジスタ転送レベ
ル機能記述情報記憶手段２上に遅延解析結果を表示する
構成にした。
析結果を表示することにより、設計者は回路接続情報を
意識することなく、レジスタ転送レベル機能記述情報を
修正できる。 【構成】 レジスタ転送レベル機能記述情報記憶手段２
と、遅延解析結果記憶手段７に対して、機能記述情報−
回路接続情報間対応情報記憶手段４により対応づけを行
い、遅延解析結果表示手段８によってレジスタ転送レベ
ル機能記述情報記憶手段２上に遅延解析結果を表示する
構成にした。
Description
【０００１】
【産業上の利用分野】本発明は遅延解析結果表示方式に
関するものである。
関するものである。
【０００２】
【従来の技術】従来の遅延解析結果表示方式は、遅延解
析手段により解析された回路上のパスおよびその遅延時
間をリストや統計グラフとして表示するというものであ
り、解析された回路上のパスとレジスタ転送レベル機能
記述情報記憶手段に記憶されている情報との対応が明解
ではない。
析手段により解析された回路上のパスおよびその遅延時
間をリストや統計グラフとして表示するというものであ
り、解析された回路上のパスとレジスタ転送レベル機能
記述情報記憶手段に記憶されている情報との対応が明解
ではない。
【０００３】
【発明が解決しようとする課題】上述した従来の遅延解
析結果表示方式では、遅延解析手段により解析された回
路上のパスとレジスタ転送レベル機能記述情報記憶手段
に記憶されている情報との対応が明解ではない。 このため回路上での遅延解析において設計基準値違反に
よりレジスタ転送レベル機能記述の修正が必要である場
合、装置設計者は以下のような方法により、 回路接続情報記憶手段に記憶されている情報を、回
路図出力手段等により回路図として取り出す。 遅延解析における設計基準値違反であるパスが、前
記回路図上のどのパスに該当するかを調べる。 前記回路図上の該当するパスが、レジスタ転送レベ
ル機能記述情報記憶手段に記憶されている情報のどの部
分の記述に該当するかを調べる。 レジスタ転送レベル機能記述情報記憶手段に記憶さ
れている情報の該当部分を修正する。 レジスタ転送レベル機能記述情報記憶手段に記憶されて
いる情報の該当部分を修正しなければならないという課
題があった。
析結果表示方式では、遅延解析手段により解析された回
路上のパスとレジスタ転送レベル機能記述情報記憶手段
に記憶されている情報との対応が明解ではない。 このため回路上での遅延解析において設計基準値違反に
よりレジスタ転送レベル機能記述の修正が必要である場
合、装置設計者は以下のような方法により、 回路接続情報記憶手段に記憶されている情報を、回
路図出力手段等により回路図として取り出す。 遅延解析における設計基準値違反であるパスが、前
記回路図上のどのパスに該当するかを調べる。 前記回路図上の該当するパスが、レジスタ転送レベ
ル機能記述情報記憶手段に記憶されている情報のどの部
分の記述に該当するかを調べる。 レジスタ転送レベル機能記述情報記憶手段に記憶さ
れている情報の該当部分を修正する。 レジスタ転送レベル機能記述情報記憶手段に記憶されて
いる情報の該当部分を修正しなければならないという課
題があった。
【０００４】
【課題を解決するための手段】本発明の遅延解析結果表
示方式は、レジスタ間の情報転送レベルの動作の情報を
記憶するレジスタ転送レベル機能記述情報記憶手段と、
このレジスタ転送レベル機能記述情報記憶手段に記憶さ
れている情報から、その機能を満足する各素子およびネ
ットの接続情報からなる論理的に接続された回路を生成
し、かつ機能記述情報と生成された回路の情報の対応を
出力する論理合成手段と、この論理合成手段により生成
された論理的に接続された回路の情報を記憶する回路接
続情報記憶手段と、上記論理合成手段により出力された
機能記述情報と生成された回路の情報の対応の情報を記
憶する機能記述情報−回路接続情報間対応情報記憶手段
と、上記回路接続情報記憶手段に記憶されている情報よ
り回路上のパスの遅延解析を行い、解析された回路上の
パスおよびその遅延時間を出力する遅延解析手段と、こ
の遅延解析手段により解析された回路上のパスおよびそ
の遅延時間を記憶する遅延解析結果記憶手段と、上記レ
ジスタ転送レベル機能記述情報記憶手段に記憶されてい
る情報と上記機能記述情報−回路接続情報間対応情報記
憶手段に記憶されている情報と上記遅延解析結果記憶手
段に記憶されている情報からこのレジスタ転送レベル機
能記述情報記憶手段に記憶されている情報上に上記遅延
解析手段により解析された遅延時間の表示を行う遅延解
析結果表示手段とを備えてなるものである。
示方式は、レジスタ間の情報転送レベルの動作の情報を
記憶するレジスタ転送レベル機能記述情報記憶手段と、
このレジスタ転送レベル機能記述情報記憶手段に記憶さ
れている情報から、その機能を満足する各素子およびネ
ットの接続情報からなる論理的に接続された回路を生成
し、かつ機能記述情報と生成された回路の情報の対応を
出力する論理合成手段と、この論理合成手段により生成
された論理的に接続された回路の情報を記憶する回路接
続情報記憶手段と、上記論理合成手段により出力された
機能記述情報と生成された回路の情報の対応の情報を記
憶する機能記述情報−回路接続情報間対応情報記憶手段
と、上記回路接続情報記憶手段に記憶されている情報よ
り回路上のパスの遅延解析を行い、解析された回路上の
パスおよびその遅延時間を出力する遅延解析手段と、こ
の遅延解析手段により解析された回路上のパスおよびそ
の遅延時間を記憶する遅延解析結果記憶手段と、上記レ
ジスタ転送レベル機能記述情報記憶手段に記憶されてい
る情報と上記機能記述情報−回路接続情報間対応情報記
憶手段に記憶されている情報と上記遅延解析結果記憶手
段に記憶されている情報からこのレジスタ転送レベル機
能記述情報記憶手段に記憶されている情報上に上記遅延
解析手段により解析された遅延時間の表示を行う遅延解
析結果表示手段とを備えてなるものである。
【０００５】
【作用】本発明においては、レジスタ転送レベル機能記
述情報上に遅延解析結果を表示する。
述情報上に遅延解析結果を表示する。
【０００６】
【実施例】図１は本発明の一実施例を示すブロック図で
ある。この図１において、１はレジスタ間の情報転送レ
ベルの動作の情報を出力するレジスタ転送レベル機能記
述手段、２はレジスタ間の情報転送レベルの動作の情報
を記憶するレジスタ転送レベル機能記述情報記憶手段、
３はこのレジスタ転送レベル機能記述情報記憶手段２に
記憶されている情報からその機能を満足する各素子およ
びネットの接続情報からなる論理的に接続された回路を
生成し、かつ機能記述情報と生成された回路の情報の対
応を出力する論理合成手段、４はこの論理合成手段３に
より出力された機能記述情報と生成された回路の情報の
対応の情報を記憶する機能記述情報−回路接続情報間対
応情報記憶手段、５は論理合成手段３により生成された
論理的に接続された回路の情報を記憶する回路接続情報
記憶手段、６はこの回路接続情報記憶手段５に記憶され
ている情報より回路上のパスの遅延解析を行い、解析さ
れた回路上のパスおよびその遅延時間を出力する遅延解
析手段、７はこの遅延解析手段６により解析された回路
上のパスおよびその遅延時間を記憶する遅延解析結果記
憶手段、８はレジスタ転送レベル機能記述情報記憶手段
２に記憶されている情報と機能記述情報−回路接続情報
間対応情報記憶手段４に記憶されている情報と遅延解析
結果記憶手段７に記憶されている情報から、このレジス
タ転送レベル機能記述情報記憶手段２に記憶されている
情報上に遅延解析手段６により解析された遅延時間の表
示を行う遅延解析結果表示手段である。
ある。この図１において、１はレジスタ間の情報転送レ
ベルの動作の情報を出力するレジスタ転送レベル機能記
述手段、２はレジスタ間の情報転送レベルの動作の情報
を記憶するレジスタ転送レベル機能記述情報記憶手段、
３はこのレジスタ転送レベル機能記述情報記憶手段２に
記憶されている情報からその機能を満足する各素子およ
びネットの接続情報からなる論理的に接続された回路を
生成し、かつ機能記述情報と生成された回路の情報の対
応を出力する論理合成手段、４はこの論理合成手段３に
より出力された機能記述情報と生成された回路の情報の
対応の情報を記憶する機能記述情報−回路接続情報間対
応情報記憶手段、５は論理合成手段３により生成された
論理的に接続された回路の情報を記憶する回路接続情報
記憶手段、６はこの回路接続情報記憶手段５に記憶され
ている情報より回路上のパスの遅延解析を行い、解析さ
れた回路上のパスおよびその遅延時間を出力する遅延解
析手段、７はこの遅延解析手段６により解析された回路
上のパスおよびその遅延時間を記憶する遅延解析結果記
憶手段、８はレジスタ転送レベル機能記述情報記憶手段
２に記憶されている情報と機能記述情報−回路接続情報
間対応情報記憶手段４に記憶されている情報と遅延解析
結果記憶手段７に記憶されている情報から、このレジス
タ転送レベル機能記述情報記憶手段２に記憶されている
情報上に遅延解析手段６により解析された遅延時間の表
示を行う遅延解析結果表示手段である。
【０００７】図２は図１に示す実施例の動作説明に供す
る遅延解析結果表示のイメージ例を示す説明図である。
この図２において、（ａ）における２１は遅延解析結果
を表示するパスの表示であり、（ｂ）における２２は該
当するパスの遅延時間の表示、２３は該当する遅延時間
と該当する回路クロック周期の比率の表示、（ｃ）にお
ける２４は該当するパスの終点に該当するレジスタ転送
レベル機能記述情報の表示、（ｄ）における２５は該当
するパスの途中経路点に該当するレジスタ転送レベル機
能記述情報の表示、（ｅ）における２６は該当するパス
の始点に該当するレジスタ転送レベル機能記述情報の表
示である。
る遅延解析結果表示のイメージ例を示す説明図である。
この図２において、（ａ）における２１は遅延解析結果
を表示するパスの表示であり、（ｂ）における２２は該
当するパスの遅延時間の表示、２３は該当する遅延時間
と該当する回路クロック周期の比率の表示、（ｃ）にお
ける２４は該当するパスの終点に該当するレジスタ転送
レベル機能記述情報の表示、（ｄ）における２５は該当
するパスの途中経路点に該当するレジスタ転送レベル機
能記述情報の表示、（ｅ）における２６は該当するパス
の始点に該当するレジスタ転送レベル機能記述情報の表
示である。
【０００８】図３は図１における遅延解析結果表示手段
８の処理手順例を示すフローチャートである。
８の処理手順例を示すフローチャートである。
【０００９】まず、開始処理３１により、処理がはじま
る。そして、終了判断処理３２ではパス上のすべての経
路点についてが検索処理が終了したときのみ終了処理３
５へ移り、それ以外の場合は検索処理３３へ移る。この
検索処理３３ではパス上の一つの経路点が、レジスタ転
送レベル機能記述情報のどの部分に該当するかを、図１
における機能記述情報−回路接続情報間対応情報記憶手
段４に記憶されている情報より検索する。
る。そして、終了判断処理３２ではパス上のすべての経
路点についてが検索処理が終了したときのみ終了処理３
５へ移り、それ以外の場合は検索処理３３へ移る。この
検索処理３３ではパス上の一つの経路点が、レジスタ転
送レベル機能記述情報のどの部分に該当するかを、図１
における機能記述情報−回路接続情報間対応情報記憶手
段４に記憶されている情報より検索する。
【００１０】つぎに、表示処理３４では、検索処理３３
において該当する経路点が、図１における機能記述情報
−回路接続情報間対応情報記憶手段４に記憶されている
情報中に存在する場合は、レジスタ転送レベル機能記述
情報の該当部分を出力して終了判断処理３２へ移る。そ
して、該当する経路点が、図１における機能記述情報−
回路接続情報間対応情報記憶手段４に記憶されている情
報中に存在しない場合には、何も出力せずに終了判断処
理３２へ移る。そして、終了処理３５において一連の処
理が終了する。
において該当する経路点が、図１における機能記述情報
−回路接続情報間対応情報記憶手段４に記憶されている
情報中に存在する場合は、レジスタ転送レベル機能記述
情報の該当部分を出力して終了判断処理３２へ移る。そ
して、該当する経路点が、図１における機能記述情報−
回路接続情報間対応情報記憶手段４に記憶されている情
報中に存在しない場合には、何も出力せずに終了判断処
理３２へ移る。そして、終了処理３５において一連の処
理が終了する。
【００１１】
【発明の効果】以上説明したように本発明は、レジスタ
転送レベル機能記述情報上に遅延解析結果を表示するよ
うにしたので、遅延解析手段により解析された回路上の
パスとレジスタ転送レベル機能記述情報記憶手段に記憶
されている情報との対応が明解であり、遅延解析におい
て設計基準値違反によりレジスタ転送レベル機能記述の
修正が必要である場合に、装置設計者は、回路接続情報
を意識することなく、レジスタ転送レベル機能記述情報
を修正することができるという効果がある。
転送レベル機能記述情報上に遅延解析結果を表示するよ
うにしたので、遅延解析手段により解析された回路上の
パスとレジスタ転送レベル機能記述情報記憶手段に記憶
されている情報との対応が明解であり、遅延解析におい
て設計基準値違反によりレジスタ転送レベル機能記述の
修正が必要である場合に、装置設計者は、回路接続情報
を意識することなく、レジスタ転送レベル機能記述情報
を修正することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例の動作説明に供する遅延解析結果
表示のイメージの例を示す説明図である。
表示のイメージの例を示す説明図である。
【図３】図１における遅延解析結果表示手段の処理手順
例を示すフローチャートである。
例を示すフローチャートである。
１ レジスタ転送レベル機能記述手段 ２ レジスタ転送レベル機能記述情報記憶手段 ３ 論理合成手段 ４ 機能記述情報−回路接続情報間対応情報記憶手段 ５ 回路接続情報記憶手段 ６ 遅延解析手段 ７ 遅延解析結果記憶手段 ８ 遅延解析結果表示手段
Claims (1)
- 【請求項１】 レジスタ間の情報転送レベルの動作の情
報を記憶するレジスタ転送レベル機能記述情報記憶手段
と、このレジスタ転送レベル機能記述情報記憶手段に記
憶されている情報から、その機能を満足する各素子およ
びネットの接続情報からなる論理的に接続された回路を
生成し、かつ機能記述情報と生成された回路の情報の対
応を出力する論理合成手段と、この論理合成手段により
生成された論理的に接続された回路の情報を記憶する回
路接続情報記憶手段と、前記論理合成手段により出力さ
れた機能記述情報と生成された回路の情報の対応の情報
を記憶する機能記述情報−回路接続情報間対応情報記憶
手段と、前記回路接続情報記憶手段に記憶されている情
報より回路上のパスの遅延解析を行い、解析された回路
上のパスおよびその遅延時間を出力する遅延解析手段
と、この遅延解析手段により解析された回路上のパスお
よびその遅延時間を記憶する遅延解析結果記憶手段と、
前記レジスタ転送レベル機能記述情報記憶手段に記憶さ
れている情報と前記機能記述情報−回路接続情報間対応
情報記憶手段に記憶されている情報と前記遅延解析結果
記憶手段に記憶されている情報から、このレジスタ転送
レベル機能記述情報記憶手段に記憶されている情報上に
前記遅延解析手段により解析された遅延時間の表示を行
う遅延解析結果表示手段とを備えることを特徴とする遅
延解析結果表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080240A JPH05242184A (ja) | 1992-03-03 | 1992-03-03 | 遅延解析結果表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080240A JPH05242184A (ja) | 1992-03-03 | 1992-03-03 | 遅延解析結果表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242184A true JPH05242184A (ja) | 1993-09-21 |
Family
ID=13712808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080240A Pending JPH05242184A (ja) | 1992-03-03 | 1992-03-03 | 遅延解析結果表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650582B2 (en) | 2006-05-29 | 2010-01-19 | Nec Corporation | Circuit analysis device allowing more accurate analysis of signal propagation delay in circuit representation of a highly abstract level |
-
1992
- 1992-03-03 JP JP4080240A patent/JPH05242184A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650582B2 (en) | 2006-05-29 | 2010-01-19 | Nec Corporation | Circuit analysis device allowing more accurate analysis of signal propagation delay in circuit representation of a highly abstract level |
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