JPH05243389A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05243389A JPH05243389A JP4142992A JP4142992A JPH05243389A JP H05243389 A JPH05243389 A JP H05243389A JP 4142992 A JP4142992 A JP 4142992A JP 4142992 A JP4142992 A JP 4142992A JP H05243389 A JPH05243389 A JP H05243389A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 6
- 239000004020 conductor Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 44
- 229910052782 aluminium Inorganic materials 0.000 abstract description 44
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 多層配線の形成過程において、配線ピッチや
幅の変更なしにスルーホール部のアルミカバレッジを増
加させる。 【構成】 第一絶縁層間膜２上に第一アルミ膜３をパタ
ーニングし、その表面に第二絶縁層間膜４を成長させた
後にスルーホール６直下の第二絶縁層間膜４を開口して
第一アルミ膜３の幅より大きな径のスルーホール６を形
成する。このとき、第一アルミ膜３の側壁と第二絶縁層
間膜４との接合部もエッチングされ、空隙部が形成され
る。この空隙部に第三絶縁層間膜７を埋め込み、その表
面に第二アルミ膜８をパターニングして多層配線を形成
する。これにより、スルーホール６の径は第一アルミ膜
３の幅と同一となる。
幅の変更なしにスルーホール部のアルミカバレッジを増
加させる。 【構成】 第一絶縁層間膜２上に第一アルミ膜３をパタ
ーニングし、その表面に第二絶縁層間膜４を成長させた
後にスルーホール６直下の第二絶縁層間膜４を開口して
第一アルミ膜３の幅より大きな径のスルーホール６を形
成する。このとき、第一アルミ膜３の側壁と第二絶縁層
間膜４との接合部もエッチングされ、空隙部が形成され
る。この空隙部に第三絶縁層間膜７を埋め込み、その表
面に第二アルミ膜８をパターニングして多層配線を形成
する。これにより、スルーホール６の径は第一アルミ膜
３の幅と同一となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、多層配線におけるスルーホールの形成工
程を有する製造方法に関する。
に関し、特に、多層配線におけるスルーホールの形成工
程を有する製造方法に関する。
【０００２】
【従来の技術】図３は多層配線が形成された従来の半導
体チップの平面図である。
体チップの平面図である。
【０００３】図３を参照すると、この種の半導体装置
は、第一アルミ膜（第一導電膜）３と第二アルミ膜（第
二導電膜）８との交差部位上部にスルーホール６が形成
されており、スルーホール６直下の第一アルミ膜３の幅
は、スルーホール６の径よりもやや大きく設計されてい
る。
は、第一アルミ膜（第一導電膜）３と第二アルミ膜（第
二導電膜）８との交差部位上部にスルーホール６が形成
されており、スルーホール６直下の第一アルミ膜３の幅
は、スルーホール６の径よりもやや大きく設計されてい
る。
【０００４】図４（ａ）〜（ｃ）は図３のＢ−Ｂ’部に
おける工程順縦断面図であり、これらの図を参照してス
ルーホール６の形成過程を説明する。
おける工程順縦断面図であり、これらの図を参照してス
ルーホール６の形成過程を説明する。
【０００５】まず、図４（ａ）に示すように、半導体基
板１上の第一絶縁層間膜２表面に第一アルミ膜３をパタ
ーニングし、その上部全面に第二絶縁層間膜４を成長さ
せ、その上面にスルーホールを形成するためのレジスト
５をパターニングする。
板１上の第一絶縁層間膜２表面に第一アルミ膜３をパタ
ーニングし、その上部全面に第二絶縁層間膜４を成長さ
せ、その上面にスルーホールを形成するためのレジスト
５をパターニングする。
【０００６】次に、図４（ｂ）に示すように、レジスト
５直下の第二絶縁層間膜４をエッチングしてスルーホー
ル６を形成する。このとき、スルーホール６直下の第一
アルミ膜３の幅は、スルーホール６径よりも大きい。
５直下の第二絶縁層間膜４をエッチングしてスルーホー
ル６を形成する。このとき、スルーホール６直下の第一
アルミ膜３の幅は、スルーホール６径よりも大きい。
【０００７】最後に、図４（ｃ）に示すように、レジス
ト５を除去し、スルーホール６壁部全面に第二アルミ膜
８をパターニングして多層配線を形成する。
ト５を除去し、スルーホール６壁部全面に第二アルミ膜
８をパターニングして多層配線を形成する。
【０００８】
【発明が解決しようとする課題】ところで、半導体装置
の小型化が進むにつれ、配線ピッチやアルミ幅も微細化
する。従来の技術を利用して多層配線を形成する場合、
例えば図３において、第一アルミ膜３のピッチＬ1 が２
［μｍ］、幅Ｌ2 が１［μｍ］のとき、第一アルミ膜３
とその最小間隔Ｌ3 が０．６［μｍ］、第一アルミ膜３
とスルーホール６の目合わせのバラツキ等を考慮した第
一アルミ膜３とスルーホール６の間隔Ｌ4が０．５［μ
ｍ］とすると、スルーホール６の径Ｌ5 は０．８［μ
ｍ］となる。
の小型化が進むにつれ、配線ピッチやアルミ幅も微細化
する。従来の技術を利用して多層配線を形成する場合、
例えば図３において、第一アルミ膜３のピッチＬ1 が２
［μｍ］、幅Ｌ2 が１［μｍ］のとき、第一アルミ膜３
とその最小間隔Ｌ3 が０．６［μｍ］、第一アルミ膜３
とスルーホール６の目合わせのバラツキ等を考慮した第
一アルミ膜３とスルーホール６の間隔Ｌ4が０．５［μ
ｍ］とすると、スルーホール６の径Ｌ5 は０．８［μ
ｍ］となる。
【０００９】このように０．８［μｍ］の径を持つスル
ーホール６の場合、第二アルミ膜８のスルーホール部の
カバレッジが小さくなり、信頼性が低下する欠点があ
る。一方、スルーホール６の径が小さくなると、スルー
ホール６の抵抗が増加して動作効率が低下する欠点があ
る。
ーホール６の場合、第二アルミ膜８のスルーホール部の
カバレッジが小さくなり、信頼性が低下する欠点があ
る。一方、スルーホール６の径が小さくなると、スルー
ホール６の抵抗が増加して動作効率が低下する欠点があ
る。
【００１０】また、スルーホール６の径だけを大きくし
た場合、第一アルミ膜３とスルーホール６との間隔が狭
くなり、製造バラツキ等によりスルーホール６直下の第
一アルミ膜３が無くなる場合がある。この場合は、スル
ーホール６のエッチング時に、図５に示すように、第一
アルミ膜３の側壁に接する第二絶縁層間膜４や、その下
部の第一絶縁層間膜２までエッチングされてしまい、第
二アルミ膜８をパターニングしたときにスルーホール底
部にて第二アルミ膜８が断線する問題があった。
た場合、第一アルミ膜３とスルーホール６との間隔が狭
くなり、製造バラツキ等によりスルーホール６直下の第
一アルミ膜３が無くなる場合がある。この場合は、スル
ーホール６のエッチング時に、図５に示すように、第一
アルミ膜３の側壁に接する第二絶縁層間膜４や、その下
部の第一絶縁層間膜２までエッチングされてしまい、第
二アルミ膜８をパターニングしたときにスルーホール底
部にて第二アルミ膜８が断線する問題があった。
【００１１】本発明は、かかる問題点等に鑑みてなされ
たもので、その目的とするところは、第二アルミ膜８の
断線が生じず、スルーホール部のアルミカバレッジを増
加させる構造の半導体装置を製造する方法を提供するこ
とにある。
たもので、その目的とするところは、第二アルミ膜８の
断線が生じず、スルーホール部のアルミカバレッジを増
加させる構造の半導体装置を製造する方法を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、少なくとも第一絶縁層間
膜、所定パターンの第一導体膜、第二絶縁層間膜をこの
順に形成する第一の工程と、前記第一導体膜に隣接する
第二絶縁層間膜をその表面側からエッチングして前記第
一導体膜の幅と少なくとも同一径のスルーホールを形成
する第二の工程と、前記スルーホール表面に第三絶縁層
間膜を成長させた後にこの第三の絶縁層間膜をその表面
側からエッチングする第三の工程と、前記第三絶縁層間
膜の表面に第二導体膜を形成する第四の工程とを少なく
とも有する。
造方法は、半導体基板上に、少なくとも第一絶縁層間
膜、所定パターンの第一導体膜、第二絶縁層間膜をこの
順に形成する第一の工程と、前記第一導体膜に隣接する
第二絶縁層間膜をその表面側からエッチングして前記第
一導体膜の幅と少なくとも同一径のスルーホールを形成
する第二の工程と、前記スルーホール表面に第三絶縁層
間膜を成長させた後にこの第三の絶縁層間膜をその表面
側からエッチングする第三の工程と、前記第三絶縁層間
膜の表面に第二導体膜を形成する第四の工程とを少なく
とも有する。
【００１３】なお、上記方法において、前記第三の工程
で行うエッチングは異方性エッチングであり、且つ、ス
ルーホールの径が前記第一導体膜の幅と同一で、その底
部が第一導体膜表面と同一平面になるまで異方性エッチ
ングを行うようにした。
で行うエッチングは異方性エッチングであり、且つ、ス
ルーホールの径が前記第一導体膜の幅と同一で、その底
部が第一導体膜表面と同一平面になるまで異方性エッチ
ングを行うようにした。
【００１４】
【実施例】次に、図面を参照して本発明の実施例を説明
する。なお、本発明は従来の半導体装置の製造方法を改
良したものなので、従来のものと同一構成要素について
は、同一符号を付して説明する。
する。なお、本発明は従来の半導体装置の製造方法を改
良したものなので、従来のものと同一構成要素について
は、同一符号を付して説明する。
【００１５】図１は本発明の一実施例に係る半導体チッ
プの平面図であり、第一アルミ膜３と第二アルミ膜８と
の交差部位上部にスルーホール６が形成されて成る点は
従来と同じである。本実施例では、スルーホール６直下
の第一アルミ膜３の幅をスルーホール６の径と同じかそ
れよりもやや小さくしている。
プの平面図であり、第一アルミ膜３と第二アルミ膜８と
の交差部位上部にスルーホール６が形成されて成る点は
従来と同じである。本実施例では、スルーホール６直下
の第一アルミ膜３の幅をスルーホール６の径と同じかそ
れよりもやや小さくしている。
【００１６】図２（ａ）〜（ｅ）は図１のＡ−Ａ’部に
おける工程順縦断面図であり、これらの図を参照してス
ルーホール６の形成過程を説明する。
おける工程順縦断面図であり、これらの図を参照してス
ルーホール６の形成過程を説明する。
【００１７】まず、第一の工程について説明すると、図
２（ａ）に示すように、半導体基板１上の第一絶縁層間
膜２表面に所定パターンの第一アルミ膜３を形成し、そ
の上部全面に第二絶縁層間膜４を成長させ、その上面に
スルーホールを形成するためのレジスト５を塗布する。
２（ａ）に示すように、半導体基板１上の第一絶縁層間
膜２表面に所定パターンの第一アルミ膜３を形成し、そ
の上部全面に第二絶縁層間膜４を成長させ、その上面に
スルーホールを形成するためのレジスト５を塗布する。
【００１８】次に、第二の工程として、レジスト５直下
の第二絶縁層間膜４をエッチングし、スルーホール６を
形成する。このとき、スルーホール６直下の第一アルミ
膜３の幅がスルーホール６径よりも小さいときは、図２
（ｂ）に示すように、第一アルミ膜３の側壁と第二絶縁
層間膜４との接合部及びその下部の第一絶縁層間膜２も
エッチングされ、空隙部が形成される。
の第二絶縁層間膜４をエッチングし、スルーホール６を
形成する。このとき、スルーホール６直下の第一アルミ
膜３の幅がスルーホール６径よりも小さいときは、図２
（ｂ）に示すように、第一アルミ膜３の側壁と第二絶縁
層間膜４との接合部及びその下部の第一絶縁層間膜２も
エッチングされ、空隙部が形成される。
【００１９】後続する第三の工程では、図２（ｃ）に示
すように、レジスト５を除去し、スルーホール６の壁部
全面に第二アルミ膜８をパターニングして多層配線を形
成する。そして、異方性エッチバックを行うことで、図
２（ｄ）に示すように第一アルミ膜３側壁の空隙部に第
三絶縁層間膜７を埋め込む。
すように、レジスト５を除去し、スルーホール６の壁部
全面に第二アルミ膜８をパターニングして多層配線を形
成する。そして、異方性エッチバックを行うことで、図
２（ｄ）に示すように第一アルミ膜３側壁の空隙部に第
三絶縁層間膜７を埋め込む。
【００２０】最後に、第四の工程として、第二アルミ膜
８をパターニングして多層配線を形成する。このとき、
スルーホール６の径は、図２（ｅ）に示すように、スル
ーホール６直下の第一アルミ膜３の幅と同じとなる。
８をパターニングして多層配線を形成する。このとき、
スルーホール６の径は、図２（ｅ）に示すように、スル
ーホール６直下の第一アルミ膜３の幅と同じとなる。
【００２１】即ち、従来の技術では、第一アルミ配線の
ピッチが２［μｍ］、第一アルミ膜３の幅が１［μｍ］
のとき、スルーホール６径は０．８［μｍ］であったの
に対し、本実施例の第一〜第四工程を経て形成されたス
ルーホール６径は、第一アルミ膜３の幅と同一の１［μ
ｍ］となり、従来の半導体装置に比べてスルーホール６
径が０．２［μｍ］長くなる。その結果、スルーホール
６のアスペクト比が向上するので、スルーホール部のア
ルミカバレッジが大きくなり、スルーホール抵抗も低減
する。
ピッチが２［μｍ］、第一アルミ膜３の幅が１［μｍ］
のとき、スルーホール６径は０．８［μｍ］であったの
に対し、本実施例の第一〜第四工程を経て形成されたス
ルーホール６径は、第一アルミ膜３の幅と同一の１［μ
ｍ］となり、従来の半導体装置に比べてスルーホール６
径が０．２［μｍ］長くなる。その結果、スルーホール
６のアスペクト比が向上するので、スルーホール部のア
ルミカバレッジが大きくなり、スルーホール抵抗も低減
する。
【００２２】尚、前述した第一、第二絶縁層間膜２、４
には、例えばプラズマ酸化膜、プラズマ窒化膜、あるい
はシリカ等の塗布膜を挟んだ層間膜等を用い、第三絶縁
層間膜７には、例えば幅の狭い空間に埋込可能なＯ3 Ｔ
ＥＤＳ膜等を用いる。
には、例えばプラズマ酸化膜、プラズマ窒化膜、あるい
はシリカ等の塗布膜を挟んだ層間膜等を用い、第三絶縁
層間膜７には、例えば幅の狭い空間に埋込可能なＯ3 Ｔ
ＥＤＳ膜等を用いる。
【００２３】また、第一アルミ膜３や第二アルミ膜８に
は、例えばＡｌ−ＳｉやＡｌ−Ｓｉ−ＣｕやＴｉＮ、Ｔ
ｉ、Ａｌ−Ｓｉ−Ｃｕの積層配線等を用いる。スルーホ
ール部にはタングステンの埋め込みを行っても良い。
は、例えばＡｌ−ＳｉやＡｌ−Ｓｉ−ＣｕやＴｉＮ、Ｔ
ｉ、Ａｌ−Ｓｉ−Ｃｕの積層配線等を用いる。スルーホ
ール部にはタングステンの埋め込みを行っても良い。
【００２４】
【発明の効果】以上説明したように、本発明では、スル
ーホール直下の第一導電膜の幅より大きなスルーホール
を開口し、次にスルーホール開口時にエッチングされた
第一導電膜の側壁に接する第二絶縁層間膜やその下部の
第一絶縁層間膜の空間を第三絶縁層間膜で埋め込んだ
後、その表面に第二導電膜をパターニングしたので、ス
ルーホールの径は第一導電膜の幅と同じになる。
ーホール直下の第一導電膜の幅より大きなスルーホール
を開口し、次にスルーホール開口時にエッチングされた
第一導電膜の側壁に接する第二絶縁層間膜やその下部の
第一絶縁層間膜の空間を第三絶縁層間膜で埋め込んだ
後、その表面に第二導電膜をパターニングしたので、ス
ルーホールの径は第一導電膜の幅と同じになる。
【００２５】これにより、配線のピッチや第一導電膜の
幅を変更せずにスルーホール径を従来よりも大きくする
ことができ、スルーホール部のアルミカバレッジの増加
が図れる効果がある。
幅を変更せずにスルーホール径を従来よりも大きくする
ことができ、スルーホール部のアルミカバレッジの増加
が図れる効果がある。
【図１】本発明の一実施例に係る半導体チップの平面図
である。
である。
【図２】（ａ）〜（ｅ）は図１のＡ−Ａ’部における各
工程順縦断面図である。
工程順縦断面図である。
【図３】従来の半導体チップの平面図である。
【図４】（ａ）〜（ｃ）は図３のＢ−Ｂ’部における各
工程順縦断面図である。
工程順縦断面図である。
【図５】従来の半導体チップの縦断面図である。
１ 半導体基板 ２ 第一絶縁層間膜 ３ 第一アルミ膜（第一導体膜） ４ 第二絶縁層間膜 ５ レジスト ６ スルーホール ７ 第三絶縁層間膜 ８ 第二アルミ膜（第二導体膜）
Claims (2)
- 【請求項１】 半導体基板上に、少なくとも第一絶縁層
間膜、所定パターンの第一導体膜、第二絶縁層間膜をこ
の順に形成する第一の工程と、前記第一導体膜に隣接す
る第二絶縁層間膜をその表面側からエッチングして前記
第一導体膜の幅と少なくとも同一径のスルーホールを形
成する第二の工程と、前記スルーホール表面に第三絶縁
層間膜を成長させた後にこの第三の絶縁層間膜をその表
面側からエッチングする第三の工程と、前記第三絶縁層
間膜の表面に第二導体膜を形成する第四の工程とを少な
くとも有する半導体装置の製造方法。 - 【請求項２】 前記第三の工程で行うエッチングは異方
性エッチングであり、且つ、スルーホールの径が前記第
一導体膜の幅と同一で、その底部が第一導体膜表面と同
一平面になるまで異方性エッチングを行うようにしたこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041429A JP2879755B2 (ja) | 1992-02-27 | 1992-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041429A JP2879755B2 (ja) | 1992-02-27 | 1992-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243389A true JPH05243389A (ja) | 1993-09-21 |
| JP2879755B2 JP2879755B2 (ja) | 1999-04-05 |
Family
ID=12608128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041429A Expired - Lifetime JP2879755B2 (ja) | 1992-02-27 | 1992-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879755B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358424A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 配線接続孔の形成方法 |
-
1992
- 1992-02-27 JP JP4041429A patent/JP2879755B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358424A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 配線接続孔の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2879755B2 (ja) | 1999-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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