JPH052479A - デイジタルシグナルプロセツサ - Google Patents
デイジタルシグナルプロセツサInfo
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- JPH052479A JPH052479A JP3182040A JP18204091A JPH052479A JP H052479 A JPH052479 A JP H052479A JP 3182040 A JP3182040 A JP 3182040A JP 18204091 A JP18204091 A JP 18204091A JP H052479 A JPH052479 A JP H052479A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04S—STEREOPHONIC SYSTEMS
- H04S1/00—Two-channel systems
- H04S1/007—Two-channel systems in which the audio signals are in digital form
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- Microcomputers (AREA)
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- Reverberation, Karaoke And Other Acoustics (AREA)
- Information Transfer Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 ディジタルシグナルプロセッサにおいて、右
チャネルデータと左チャネルデータの同時処理を可能と
する。 【構成】 データ入出力回路１０ａ内に、データのシリ
アルパラレル変換用の変換回路（ＳＲ）１１と、右チャ
ネルデータ入力用ラッチ回路（ＳＩＲ）１２ａと、左チ
ャネルデータ入力ラッチ回路（ＳＩＬ１）１２ｂ、（Ｓ
ＩＬ２）１２ｃと、右チャネルデータシグナル用回路
（ＳＯＲ）１３ａと、左チャネルデータ出力用ラッチ回
路（ＳＯＬ）１３ｂと、出力データ切換用のマルチプレ
クサ（ＭＵＸ）１５と、前記各回路へのラッチまたは切
換タイミングを発生する、エッジ検出回路（ＥＤ）１
４、立ち上りエッジ検出回路（ＲＥＤ）１４ａおよび立
ち下りエッジ検出回路（ＦＥＤ）１４ｂとを設ける。こ
れにより、１サンプリング周期内で同時に右チャネルデ
ータと左チャネルデータを内部データバス２０を介して
他の機能ブロックへ転送可能となり、右チャネルデータ
と左チャネルデータの同時処理が実行できる。
チャネルデータと左チャネルデータの同時処理を可能と
する。 【構成】 データ入出力回路１０ａ内に、データのシリ
アルパラレル変換用の変換回路（ＳＲ）１１と、右チャ
ネルデータ入力用ラッチ回路（ＳＩＲ）１２ａと、左チ
ャネルデータ入力ラッチ回路（ＳＩＬ１）１２ｂ、（Ｓ
ＩＬ２）１２ｃと、右チャネルデータシグナル用回路
（ＳＯＲ）１３ａと、左チャネルデータ出力用ラッチ回
路（ＳＯＬ）１３ｂと、出力データ切換用のマルチプレ
クサ（ＭＵＸ）１５と、前記各回路へのラッチまたは切
換タイミングを発生する、エッジ検出回路（ＥＤ）１
４、立ち上りエッジ検出回路（ＲＥＤ）１４ａおよび立
ち下りエッジ検出回路（ＦＥＤ）１４ｂとを設ける。こ
れにより、１サンプリング周期内で同時に右チャネルデ
ータと左チャネルデータを内部データバス２０を介して
他の機能ブロックへ転送可能となり、右チャネルデータ
と左チャネルデータの同時処理が実行できる。
Description
【０００１】
【産業上の利用分野】本発明は、音声信号の右チャネル
データ（以下、Ｒｃｈデータという。）および左チャネ
ルデータ（以下、Ｌｃｈデータという。）を入力し処理
を行うディジタルシグナルプロセッサに利用され、特
に、音声信号のＬｃｈデータとＲｃｈデータの同時処理
を実行するようにしたディジタルシグナルプロセッサに
関する。
データ（以下、Ｒｃｈデータという。）および左チャネ
ルデータ（以下、Ｌｃｈデータという。）を入力し処理
を行うディジタルシグナルプロセッサに利用され、特
に、音声信号のＬｃｈデータとＲｃｈデータの同時処理
を実行するようにしたディジタルシグナルプロセッサに
関する。
【０００２】
【従来の技術】従来のディジタルシグナルプロセッサ
は、図３に示すように、入力データＤＩおよび出力デー
タＤＯの入出力を行う入出力回路（ＳＩＯ）１０と、内
部データを格納するデータメモリ部１と、入力データＤ
Ｉのディジタルフィルタリング処理等を行う演算回路２
と、データ遅延用の外部メモリ５を制御するデータ遅延
制御回路４と、データ入出力回路（ＳＩＯ）１０と、デ
ータメモリ部１、演算回路２およびデータ遅延制御部４
の制御を行うマイクロプログラム制御部３とを備え、デ
ータ入出力回路１０内に入力データをシリアルからパラ
レルあるいは出力データをパラレルからシリアルへ変換
する変換回路（ＳＲ）１１と、入力データＤＩを保持す
る入力ラッチ回路（ＳＩ）１２と、出力データＤＯを保
持する出力ラッチ回路（ＳＯ）１３と、エッジ検出回路
（ＥＤ）１４とを含んでいる。
は、図３に示すように、入力データＤＩおよび出力デー
タＤＯの入出力を行う入出力回路（ＳＩＯ）１０と、内
部データを格納するデータメモリ部１と、入力データＤ
Ｉのディジタルフィルタリング処理等を行う演算回路２
と、データ遅延用の外部メモリ５を制御するデータ遅延
制御回路４と、データ入出力回路（ＳＩＯ）１０と、デ
ータメモリ部１、演算回路２およびデータ遅延制御部４
の制御を行うマイクロプログラム制御部３とを備え、デ
ータ入出力回路１０内に入力データをシリアルからパラ
レルあるいは出力データをパラレルからシリアルへ変換
する変換回路（ＳＲ）１１と、入力データＤＩを保持す
る入力ラッチ回路（ＳＩ）１２と、出力データＤＯを保
持する出力ラッチ回路（ＳＯ）１３と、エッジ検出回路
（ＥＤ）１４とを含んでいる。
【０００３】次に、本従来例の動作について図４に示す
タイミングチャートを参照して説明する。データ入出力
回路１０に入力された入力データＤＩは変換回路１１に
よってシリアルからパラレルに変換される。このときの
クロックは制御信号ＢＣＬＫから供給される。信号ＬＲ
ＣＫは入出力データのＬｃｈデータかＲｃｈデータを示
す信号であり、制御信号ＬＲＣＫが「Ｌ」レベルのとき
はＬｃｈデータ、「Ｈ」レベルのときはＲｃｈデータで
あることを示している。制御信号ＬＲＣＫはエッジ検出
回路１４によりエッジ検出され、このエッジタイミング
で変換回路１１によってパラレル変換された入力データ
ＤＩは入力ラッチ回路１２にラッチされる。入力ラッチ
回路１２にラッチされた入力データＤＩの信号処理は制
御信号ＬＲＣＫの立ち上がりより開始され、演算回路２
によるディジタルフィルタリング処理やデータ遅延制御
回路４を介して、外部メモリ５とのデータのやりとりに
よるディジタル遅延処理をＬｃｈデータおよびＲｃｈデ
ータの順にそれぞれに対して実行する。処理結果は内部
データバス２０を介して出力ラッチ回路１３にラッチさ
れる。
タイミングチャートを参照して説明する。データ入出力
回路１０に入力された入力データＤＩは変換回路１１に
よってシリアルからパラレルに変換される。このときの
クロックは制御信号ＢＣＬＫから供給される。信号ＬＲ
ＣＫは入出力データのＬｃｈデータかＲｃｈデータを示
す信号であり、制御信号ＬＲＣＫが「Ｌ」レベルのとき
はＬｃｈデータ、「Ｈ」レベルのときはＲｃｈデータで
あることを示している。制御信号ＬＲＣＫはエッジ検出
回路１４によりエッジ検出され、このエッジタイミング
で変換回路１１によってパラレル変換された入力データ
ＤＩは入力ラッチ回路１２にラッチされる。入力ラッチ
回路１２にラッチされた入力データＤＩの信号処理は制
御信号ＬＲＣＫの立ち上がりより開始され、演算回路２
によるディジタルフィルタリング処理やデータ遅延制御
回路４を介して、外部メモリ５とのデータのやりとりに
よるディジタル遅延処理をＬｃｈデータおよびＲｃｈデ
ータの順にそれぞれに対して実行する。処理結果は内部
データバス２０を介して出力ラッチ回路１３にラッチさ
れる。
【０００４】以上の信号処理は次の制御信号ＬＲＣＫの
立ち上がりまでに行われる。さらに制御信号ＬＲＣＫの
エッジ検出回路１４からのエッジ信号Ｅのタイミングで
出力ラッチ回路１３のデータは変換回路１１へロードさ
れ、変換回路１１へロードされたデータはパラレルから
シリアルに変換され出力データＤＯとして出力される。
立ち上がりまでに行われる。さらに制御信号ＬＲＣＫの
エッジ検出回路１４からのエッジ信号Ｅのタイミングで
出力ラッチ回路１３のデータは変換回路１１へロードさ
れ、変換回路１１へロードされたデータはパラレルから
シリアルに変換され出力データＤＯとして出力される。
【０００５】以上の処理により、反射音および反響音等
の効果を得ることができる。
の効果を得ることができる。
【０００６】
【発明が解決しようとする課題】この従来のディジタル
シグナルプロセッサでは、Ｌｃｈデータ処理が完了して
からＲｃｈデータ処理を行うが、Ｌｃｈデータ処理完了
時に入力ラッチ回路１２に新しいＲｃｈデータがラッチ
されている保障がない。
シグナルプロセッサでは、Ｌｃｈデータ処理が完了して
からＲｃｈデータ処理を行うが、Ｌｃｈデータ処理完了
時に入力ラッチ回路１２に新しいＲｃｈデータがラッチ
されている保障がない。
【０００７】このため、入力ラッチ回路１２にＲｃｈデ
ータがラッチされる信号ＬＲＣＫの立ち下がりまでＲｃ
ｈデータ処理開始を待つ必要が生じる。また逆にＬｃｈ
データ処理が長く信号ＬＲＣＫの立ち下がりまでに完了
しない場合には、出力ラッチ回路１３にＬｃｈデータが
保持されている間に信号ＬＲＣＫの変化点がこないの
で、出力データＤＯにはＬｃｈデータが出力されなくな
る。このためＬｃｈデータおよびＲｃｈデータの信号処
理時間は信号ＬＲＣＫの半クロック以上にできない制限
が生じる欠点があった。
ータがラッチされる信号ＬＲＣＫの立ち下がりまでＲｃ
ｈデータ処理開始を待つ必要が生じる。また逆にＬｃｈ
データ処理が長く信号ＬＲＣＫの立ち下がりまでに完了
しない場合には、出力ラッチ回路１３にＬｃｈデータが
保持されている間に信号ＬＲＣＫの変化点がこないの
で、出力データＤＯにはＬｃｈデータが出力されなくな
る。このためＬｃｈデータおよびＲｃｈデータの信号処
理時間は信号ＬＲＣＫの半クロック以上にできない制限
が生じる欠点があった。
【０００８】本発明の目的は、前記の欠点を除去するこ
とにより、信号処理時間が入出力データにより制限され
ることのないディジタルシグナルプロセッサを提供する
ことにある。
とにより、信号処理時間が入出力データにより制限され
ることのないディジタルシグナルプロセッサを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明は、音声信号の右
チャネルデータおよび左チャネルデータの入出力を行う
データ入出力回路と、入力されたデータの処理を行う処
理手段とを備えたディジタルシグナルプロセッサにおい
て、前記データ入出力回路は、入出力データのシリアル
パラレル変換を行う変換回路と、入力される右チャネル
データおよび左チャネルデータをそれぞれラッチする右
チャネルデータ入力ラッチ回路および左チャネルデータ
入力ラッチ回路と、出力される右チャネルデータおよび
左チャネルデータをそれぞれラッチする右チャネルデー
タ出力ラッチ回路および左チャネルデータ出力ラッチ回
路と、出力データの切り換えを行う出力データ切換回路
と、前記データのラッチおよび切り換えのタイミングを
制御するタイミング発生回路とを含むことを特徴とす
る。
チャネルデータおよび左チャネルデータの入出力を行う
データ入出力回路と、入力されたデータの処理を行う処
理手段とを備えたディジタルシグナルプロセッサにおい
て、前記データ入出力回路は、入出力データのシリアル
パラレル変換を行う変換回路と、入力される右チャネル
データおよび左チャネルデータをそれぞれラッチする右
チャネルデータ入力ラッチ回路および左チャネルデータ
入力ラッチ回路と、出力される右チャネルデータおよび
左チャネルデータをそれぞれラッチする右チャネルデー
タ出力ラッチ回路および左チャネルデータ出力ラッチ回
路と、出力データの切り換えを行う出力データ切換回路
と、前記データのラッチおよび切り換えのタイミングを
制御するタイミング発生回路とを含むことを特徴とす
る。
【００１０】また、本発明は、前記タイミング発生回路
は、入力される制御信号の立ち上りエッジを検出し立ち
上りエッジ検出信号を出力する立ち上りエッジ検出回路
と、前記データラッチクロック信号の立ち下りを検出し
立ち下りエッジ検出信号を出力する立ち下りエッジ検出
回路とを含み、前記右チャネルデータラッチ回路は前記
立ち下りエッジ検出信号によりデータをラッチする構成
であり、前記左チャネルデータラッチ回路は、前記立ち
上りエッジ検出信号によりデータをラッチする第一の左
チャネルデータラッチ回路と、この第一の左チャネルデ
ータラッチ回路の出力を前記立ち下りエッジ検出信号に
よりラッチする第二の左チャネルデータラッチ回路とを
含むことができる。
は、入力される制御信号の立ち上りエッジを検出し立ち
上りエッジ検出信号を出力する立ち上りエッジ検出回路
と、前記データラッチクロック信号の立ち下りを検出し
立ち下りエッジ検出信号を出力する立ち下りエッジ検出
回路とを含み、前記右チャネルデータラッチ回路は前記
立ち下りエッジ検出信号によりデータをラッチする構成
であり、前記左チャネルデータラッチ回路は、前記立ち
上りエッジ検出信号によりデータをラッチする第一の左
チャネルデータラッチ回路と、この第一の左チャネルデ
ータラッチ回路の出力を前記立ち下りエッジ検出信号に
よりラッチする第二の左チャネルデータラッチ回路とを
含むことができる。
【００１１】また、本発明は、前記タイミング発生回路
は、入力される制御信号の立ち上りエッジを検出し立ち
上りエッジ検出信号を出力する立ち上りエッジ検出回路
と、前記データラッチクロック信号の立ち下りを検出し
立ち下りエッジ検出信号を出力する立ち下りエッジ検出
回路とを含み、前記左チャネルデータラッチ回路は前記
立ち下りエッジ検出信号によりデータをラッチする構成
であり、前記右チャネルデータラッチ回路は、前記立ち
上りエッジ検出信号によりデータをラッチする第一の右
チャネルデータラッチ回路と、この第一の右チャネルデ
ータラッチ回路の出力を前記立ち下りエッジ検出信号に
よりラッチする第二の右チャネルデータラッチ回路とを
含むことができる。
は、入力される制御信号の立ち上りエッジを検出し立ち
上りエッジ検出信号を出力する立ち上りエッジ検出回路
と、前記データラッチクロック信号の立ち下りを検出し
立ち下りエッジ検出信号を出力する立ち下りエッジ検出
回路とを含み、前記左チャネルデータラッチ回路は前記
立ち下りエッジ検出信号によりデータをラッチする構成
であり、前記右チャネルデータラッチ回路は、前記立ち
上りエッジ検出信号によりデータをラッチする第一の右
チャネルデータラッチ回路と、この第一の右チャネルデ
ータラッチ回路の出力を前記立ち下りエッジ検出信号に
よりラッチする第二の右チャネルデータラッチ回路とを
含むことができる。
【００１２】
【作用】データ入出力回路は、入力データをＲｃｈデー
タとＬｃｈデータとに分けてそれぞれラッチし、内部バ
スへの出力は、制御信号の立ち下りエッジに合わせて同
一タイミングで行われるようにする。出力データも同様
にＲｃｈデータとＬｃｈデータに分けてそれぞれラッチ
し制御クロック信号に従って、切り換えて出力する。
タとＬｃｈデータとに分けてそれぞれラッチし、内部バ
スへの出力は、制御信号の立ち下りエッジに合わせて同
一タイミングで行われるようにする。出力データも同様
にＲｃｈデータとＬｃｈデータに分けてそれぞれラッチ
し制御クロック信号に従って、切り換えて出力する。
【００１３】従って、プロセッサの処理手段では、入力
データのＲｃｈデータとＬｃｈデータとを同時処理する
ことができ、信号処理時間を入出力データとは無関係と
することができる。
データのＲｃｈデータとＬｃｈデータとを同時処理する
ことができ、信号処理時間を入出力データとは無関係と
することができる。
【００１４】なお、入力データのＲｃｈデータとＬｃｈ
データとを同一タイミングで内部バスに出力すること
は、いずれか一方のチャネルデータを制御信号の立ち上
りエッジでラッチし、このラッチされたデータと他方の
チャネルデータとを制御信号の立ち下りエッジでラッチ
することで行うことができる。
データとを同一タイミングで内部バスに出力すること
は、いずれか一方のチャネルデータを制御信号の立ち上
りエッジでラッチし、このラッチされたデータと他方の
チャネルデータとを制御信号の立ち下りエッジでラッチ
することで行うことができる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の一実施例を示すブロック構
成図である。
成図である。
【００１７】本実施例は、内部データを格納するデータ
メモリ部１と、入力データのディジタルフィルタリング
処理等を行う演算回路２と、データ遅延用の外部メモリ
５の制御を行うことによってディジタル遅延処理を行う
データ遅延制御回路４と、データ入出力回路（ＳＩＯ）
１０ａと、データ入出力回路１０ａ、データメモリ部
１、演算回路２、およびデータ遅延制御回路４の動作を
制御するマイクロプログラム制御回路３と、内部データ
バス２０とを備えたディジタルプロセッサ３０ａにおい
て、本発明の特徴とするところの、データ入出力回路１
０ａは、入力データＤＩおよび出力データＤＯの入出力
を制御し、データをシリアルからパラレルあるいはパラ
レルからシリアルへ変換する変換回路（ＳＲ）１１と、
Ｒｃｈ入力データを保持するＲｃｈ専用入力ラッチ回路
（ＳＩＲ）１２ａと、Ｌｃｈ入力データを保持する二つ
のＬｃｈ専用入力ラッチ回路（ＳＩＲ１、ＳＩＲ２）１
２ｂおよび１２ｃと、Ｌｃｈ出力データを保持するＬｃ
ｈ専用出力ラッチ回路（ＳＯＬ）１３ｂと、Ｒｃｈ出力
データを保持するＲｃｈ専用ラッチ回路（ＳＯＲ）１３
ａと、出力データＤＯのＬｃｈデータかＲｃｈデータか
の選択を行う出力データ切換回路としてのマルチプレク
サ（ＭＵＸ）１５と、タイミング発生回路としての、制
御信号ＬＲＣＫのエッジ検出を行うエッジ検出回路（Ｅ
Ｄ）１４と、立ち上がりエッジ検出を行う立ち上がりエ
ッジ検出回路（ＲＥＤ）１４ａと、立ち下がりエッジ検
出を行う立ち下がりエッジ検出回路（ＦＥＤ）１４ｂと
を含んでいる。
メモリ部１と、入力データのディジタルフィルタリング
処理等を行う演算回路２と、データ遅延用の外部メモリ
５の制御を行うことによってディジタル遅延処理を行う
データ遅延制御回路４と、データ入出力回路（ＳＩＯ）
１０ａと、データ入出力回路１０ａ、データメモリ部
１、演算回路２、およびデータ遅延制御回路４の動作を
制御するマイクロプログラム制御回路３と、内部データ
バス２０とを備えたディジタルプロセッサ３０ａにおい
て、本発明の特徴とするところの、データ入出力回路１
０ａは、入力データＤＩおよび出力データＤＯの入出力
を制御し、データをシリアルからパラレルあるいはパラ
レルからシリアルへ変換する変換回路（ＳＲ）１１と、
Ｒｃｈ入力データを保持するＲｃｈ専用入力ラッチ回路
（ＳＩＲ）１２ａと、Ｌｃｈ入力データを保持する二つ
のＬｃｈ専用入力ラッチ回路（ＳＩＲ１、ＳＩＲ２）１
２ｂおよび１２ｃと、Ｌｃｈ出力データを保持するＬｃ
ｈ専用出力ラッチ回路（ＳＯＬ）１３ｂと、Ｒｃｈ出力
データを保持するＲｃｈ専用ラッチ回路（ＳＯＲ）１３
ａと、出力データＤＯのＬｃｈデータかＲｃｈデータか
の選択を行う出力データ切換回路としてのマルチプレク
サ（ＭＵＸ）１５と、タイミング発生回路としての、制
御信号ＬＲＣＫのエッジ検出を行うエッジ検出回路（Ｅ
Ｄ）１４と、立ち上がりエッジ検出を行う立ち上がりエ
ッジ検出回路（ＲＥＤ）１４ａと、立ち下がりエッジ検
出を行う立ち下がりエッジ検出回路（ＦＥＤ）１４ｂと
を含んでいる。
【００１８】次に本実施例の動作について図２に示すタ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
【００１９】データ入出力回路１０ａに入力された入力
データＤＩは、変換回路１１で制御信号ＢＣＬＫにより
シリアルからパラレルに変換される。パラレル変換され
た入力データＤＩは制御信号ＬＲＣＫの立ち上がりエッ
ジ検出回路１４ａより検出される立ち上がりエッジ信号
ＲＥによりＬｃｈデータをＬｃｈ専用入力ラッチ回路１
２ｂにラッチされ、次に立ち下がりエッジ検出回路１４
ｂより検出された立ち下がりエッジ信号ＦＥによりＬｃ
ｈ専用入力ラッチ回路１２ｂのデータはＬｃｈ専用ラッ
チ回路１２ｃへラッチされ、同様にパラレル変換された
Ｒｃｈ入力データはＲｃｈ専用入力ラッチ回路１２ａに
ラッチされる。
データＤＩは、変換回路１１で制御信号ＢＣＬＫにより
シリアルからパラレルに変換される。パラレル変換され
た入力データＤＩは制御信号ＬＲＣＫの立ち上がりエッ
ジ検出回路１４ａより検出される立ち上がりエッジ信号
ＲＥによりＬｃｈデータをＬｃｈ専用入力ラッチ回路１
２ｂにラッチされ、次に立ち下がりエッジ検出回路１４
ｂより検出された立ち下がりエッジ信号ＦＥによりＬｃ
ｈ専用入力ラッチ回路１２ｂのデータはＬｃｈ専用ラッ
チ回路１２ｃへラッチされ、同様にパラレル変換された
Ｒｃｈ入力データはＲｃｈ専用入力ラッチ回路１２ａに
ラッチされる。
【００２０】この内容は図２に示すタイミングチャート
通りである。よって、このデータの信号処理はＬｃｈ専
用入力ラッチ回路１２ｃとＲｃｈ専用入力ラッチ回路１
２ａとにデータがそろった時点、つまり制御信号ＬＲＣ
Ｋの立ち下がりより開始され、Ｌｃｈデータ、およびＲ
ｃｈデータを演算回路２やデータ遅延制御回路４等によ
って同時に処理することが可能である。よってＬｃｈデ
ータおよびＲｃｈデータを待つ必要がなくなる。
通りである。よって、このデータの信号処理はＬｃｈ専
用入力ラッチ回路１２ｃとＲｃｈ専用入力ラッチ回路１
２ａとにデータがそろった時点、つまり制御信号ＬＲＣ
Ｋの立ち下がりより開始され、Ｌｃｈデータ、およびＲ
ｃｈデータを演算回路２やデータ遅延制御回路４等によ
って同時に処理することが可能である。よってＬｃｈデ
ータおよびＲｃｈデータを待つ必要がなくなる。
【００２１】また出力に関しては、ＬｃｈデータはＬｃ
ｈデータ専用出力ラッチ回路１３ｂに、Ｒｃｈデータは
Ｒｃｈ専用出力ラッチ回路１３ａにラッチされたデータ
をマルチプレクサ１５によって、制御信号ＬＲＣＫが
「Ｌ」レベルのときＬｃｈデータを、「Ｈ」レベルのと
きＲｃｈデータを選択し、エッジ検出回路１４からの信
号ＬＲＣＫのエッジ信号Ｅにより変換回路１１にロード
される。変換回路１１にロードされたデータはパラレル
からシリアルに変換され出力データＤＯとして出力され
る。つまりＬｃｈデータとＲｃｈデータとを同時処理す
ることで、信号処理時間に制限がなくなる。
ｈデータ専用出力ラッチ回路１３ｂに、Ｒｃｈデータは
Ｒｃｈ専用出力ラッチ回路１３ａにラッチされたデータ
をマルチプレクサ１５によって、制御信号ＬＲＣＫが
「Ｌ」レベルのときＬｃｈデータを、「Ｈ」レベルのと
きＲｃｈデータを選択し、エッジ検出回路１４からの信
号ＬＲＣＫのエッジ信号Ｅにより変換回路１１にロード
される。変換回路１１にロードされたデータはパラレル
からシリアルに変換され出力データＤＯとして出力され
る。つまりＬｃｈデータとＲｃｈデータとを同時処理す
ることで、信号処理時間に制限がなくなる。
【００２２】なお、本実施例は、ＬｃｈデータがＲｃｈ
データよりも先に入力される場合であるが、Ｒｃｈデー
タがＬｃｈデータよりも先に入力される場合には、図１
において、Ｒｃｈ専用入力ラッチ回路１２ａをＬｃｈ専
用入力ラッチ回路に代え、Ｌｃｈ専用入力ラッチ回路１
２ｂおよび１２ｃをＲｃｈ専用入力ラッチに代えること
で同様に実施することができる。
データよりも先に入力される場合であるが、Ｒｃｈデー
タがＬｃｈデータよりも先に入力される場合には、図１
において、Ｒｃｈ専用入力ラッチ回路１２ａをＬｃｈ専
用入力ラッチ回路に代え、Ｌｃｈ専用入力ラッチ回路１
２ｂおよび１２ｃをＲｃｈ専用入力ラッチに代えること
で同様に実施することができる。
【００２３】
【発明の効果】以上説明したように、本発明は、入力さ
れるＲｃｈデータとＬｃｈデータとを同一タイミングで
内部バスに出力することにより、ＬｃｈデータおよびＲ
ｃｈデータの同時処理を可能にしたので、信号処理時間
は入出力データにより制限を受けない効果がある。
れるＲｃｈデータとＬｃｈデータとを同一タイミングで
内部バスに出力することにより、ＬｃｈデータおよびＲ
ｃｈデータの同時処理を可能にしたので、信号処理時間
は入出力データにより制限を受けない効果がある。
【図１】本発明の一実施例を示すブロック構成図。
【図２】その動作を示すタイミングチャート。
【図３】従来例を示すブロック構成図。
【図４】その動作を示すタイミングチャート。
１ データメモリ部
２ 演算回路
３ マイクロプログラム制御部
４ データ遅延制御回路
５ 外部メモリ
１０、１０ａ データ入出力回路（ＳＩＯ）
１１ 変換回路（ＳＲ）
１２ 入力ラッチ回路（ＳＩ）
１２ａ Ｒｃｈ専用入力ラッチ回路（ＳＩＲ）
１２ｂ Ｌｃｈ専用入力ラッチ回路（ＳＩＲ１）
１２ｃ Ｌｃｈ専用入力ラッチ回路（ＳＩＲ２）
１３ 出力ラッチ回路（ＳＯ）
１３ａ Ｒｃｈ専用出力ラッチ回路（ＳＯＲ）
１３ｂ Ｌｃｈ専用出力ラッチ回路（ＳＯＬ）
１４ エッジ検出回路（ＥＤ）
１５ マルチプレクサ（ＭＵＸ）
２０ 内部バス
３０、３０ａ ディジタルシグナルプロセッサ
ＢＣＬＫ、ＬＲＣＫ 制御信号
ＤＩ 入力データ
ＤＯ 出力データ
Ｅ エッジ信号
ＦＥ 立ち下りエッジ信号
ＲＥ 立ち上りエッジ信号
Claims (3)
- 【請求項１】 音声信号の右チャネルデータおよび左チ
ャネルデータの入出力を行うデータ入出力回路と、入力
されたデータの処理を行う処理手段とを備えたディジタ
ルシグナルプロセッサにおいて、前記データ入出力回路
は、入出力データのシリアルパラレル変換を行う変換回
路と、入力される右チャネルデータおよび左チャネルデ
ータをそれぞれラッチする右チャネルデータ入力ラッチ
回路および左チャネルデータ入力ラッチ回路と、出力さ
れる右チャネルデータおよび左チャネルデータをそれぞ
れラッチする右チャネルデータ出力ラッチ回路および左
チャネルデータ出力ラッチ回路と、出力データの切り換
えを行う出力データ切換回路と、前記データのラッチお
よび切り換えのタイミングを制御するタイミング発生回
路とを含むことを特徴とするディジタルシグナルプロセ
ッサ。 - 【請求項２】 請求項１に記載のディジタルシグナルプ
ロセッサにおいて、前記タイミング発生回路は、入力さ
れる制御信号の立ち上りエッジを検出し立ち上りエッジ
検出信号を出力する立ち上りエッジ検出回路と、前記デ
ータラッチクロック信号の立ち下りを検出し立ち下りエ
ッジ検出信号を出力する立ち下りエッジ検出回路とを含
み、前記右チャネルデータラッチ回路は前記立ち下りエ
ッジ検出信号によりデータをラッチする構成であり、前
記左チャネルデータラッチ回路は、前記立ち上りエッジ
検出信号によりデータをラッチする第一の左チャネルデ
ータラッチ回路と、この第一の左チャネルデータラッチ
回路の出力を前記立ち下りエッジ検出信号によりラッチ
する第二の左チャネルデータラッチ回路とを含むことを
特徴とするディジタルシグナルプロセッサ。 - 【請求項３】 請求項１に記載のディジタルシグナルプ
ロセッサにおいて、前記タイミング発生回路は、入力さ
れる制御信号の立ち上りエッジを検出し立ち上りエッジ
検出信号を出力する立ち上りエッジ検出回路と、前記デ
ータラッチクロック信号の立ち下りを検出し立ち下りエ
ッジ検出信号を出力する立ち下りエッジ検出回路とを含
み、前記左チャネルデータラッチ回路は前記立ち下りエ
ッジ検出信号によりデータをラッチする構成であり、前
記右チャネルデータラッチ回路は、前記立ち上りエッジ
検出信号によりデータをラッチする第一の右チャネルデ
ータラッチ回路と、この第一の右チャネルデータラッチ
回路の出力を前記立ち下りエッジ検出信号によりラッチ
する第二の右チャネルデータラッチ回路とを含むことを
特徴とするディジタルシグナルプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182040A JP2989938B2 (ja) | 1991-06-25 | 1991-06-25 | ディジタルシグナルプロセッサ |
| KR1019920010879A KR970004088B1 (ko) | 1991-06-25 | 1992-06-23 | 디지탈 신호 처리기 |
| US07/904,515 US5333199A (en) | 1991-06-25 | 1992-06-25 | Digital signal processor for simultaneously processing left and right signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182040A JP2989938B2 (ja) | 1991-06-25 | 1991-06-25 | ディジタルシグナルプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052479A true JPH052479A (ja) | 1993-01-08 |
| JP2989938B2 JP2989938B2 (ja) | 1999-12-13 |
Family
ID=16111291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182040A Expired - Fee Related JP2989938B2 (ja) | 1991-06-25 | 1991-06-25 | ディジタルシグナルプロセッサ |
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| Country | Link |
|---|---|
| US (1) | US5333199A (ja) |
| JP (1) | JP2989938B2 (ja) |
| KR (1) | KR970004088B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6178476B1 (en) * | 1997-01-06 | 2001-01-23 | Texas Instruments Incorporated | Data communication interface including an integrated data processor and serial memory device |
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| JP4416572B2 (ja) * | 2004-05-27 | 2010-02-17 | 富士通株式会社 | 信号処理回路 |
| KR20210151525A (ko) * | 2020-06-05 | 2021-12-14 | 삼성전자주식회사 | 생체정보 추정 장치 및 방법 |
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1991
- 1991-06-25 JP JP3182040A patent/JP2989938B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-23 KR KR1019920010879A patent/KR970004088B1/ko not_active Expired - Fee Related
- 1992-06-25 US US07/904,515 patent/US5333199A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5333199A (en) | 1994-07-26 |
| KR930001087A (ko) | 1993-01-16 |
| JP2989938B2 (ja) | 1999-12-13 |
| KR970004088B1 (ko) | 1997-03-25 |
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