JPH0535501A - 割込み信号制御回路 - Google Patents
割込み信号制御回路Info
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- JPH0535501A JPH0535501A JP21594691A JP21594691A JPH0535501A JP H0535501 A JPH0535501 A JP H0535501A JP 21594691 A JP21594691 A JP 21594691A JP 21594691 A JP21594691 A JP 21594691A JP H0535501 A JPH0535501 A JP H0535501A
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- Japan
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- 208000024891 symptom Diseases 0.000 claims 1
- 230000001934 delay Effects 0.000 abstract description 5
- 238000013480 data collection Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 制御ユニットのＣＰＵが被制御ユニットから
の割込み信号を確実に読むことができるようにする。 【構成】 制御ユニット１において、割込み信号論理和
回路９は被制御ユニット２−１〜２−Ｎからの割込み信
号１１からＣＰＵ４への割込み信号１２を生成し、遅延
回路７は割込み信号１２を所定時間だけ遅延させ、引延
し回路８は遅延回路７の出力信号を所定時間だけ引き延
ばして割込みラッチ信号１３を出力し、ラッチ制御信号
論理和回路１０は割込みラッチ信号１３と割込み信号１
２に応じてＣＰＵ４から出力されるＣＰＵラッチ信号１
４とからラッチ制御信号１５を生成し、割込みラッチ回
路６はラッチ制御信号１５に応じて割込み信号１１を被
制御ユニット２−１〜２−Ｎ毎に一時記憶する。
の割込み信号を確実に読むことができるようにする。 【構成】 制御ユニット１において、割込み信号論理和
回路９は被制御ユニット２−１〜２−Ｎからの割込み信
号１１からＣＰＵ４への割込み信号１２を生成し、遅延
回路７は割込み信号１２を所定時間だけ遅延させ、引延
し回路８は遅延回路７の出力信号を所定時間だけ引き延
ばして割込みラッチ信号１３を出力し、ラッチ制御信号
論理和回路１０は割込みラッチ信号１３と割込み信号１
２に応じてＣＰＵ４から出力されるＣＰＵラッチ信号１
４とからラッチ制御信号１５を生成し、割込みラッチ回
路６はラッチ制御信号１５に応じて割込み信号１１を被
制御ユニット２−１〜２−Ｎ毎に一時記憶する。
Description
【０００１】
【産業上の利用分野】本発明は割込み信号制御回路に関
し、特に制御ユニットと複数の被制御ユニットとから構
成される装置の割込み信号制御回路に関する。
し、特に制御ユニットと複数の被制御ユニットとから構
成される装置の割込み信号制御回路に関する。
【０００２】
【従来の技術】従来の割込み信号制御回路は、図３に示
すように、セントラルプロセッシングユニット（ＣＰ
Ｕ）４およびＣＰＵ４とは独立に被制御ユニット２−１
〜２−Ｎ（Ｎは正整数）に対して装置内バス１６を制御
してデータ収集を行うバス制御回路５を備える制御ユニ
ット１と、バス制御回路５からのデータ収集時にＣＰＵ
４に対する割込み信号（以下、被制御ユニット割込み信
号という）１１を取り下げる複数の被制御ユニット２−
１〜２−Ｎとから構成される装置において、複数の被制
御ユニット割込み信号１１を被制御ユニット２−１〜２
−Ｎ毎に一時記憶する割込みラッチ回路６と、複数の被
制御ユニット割込み信号１１からＣＰＵ４への割込み信
号（以下、ＣＰＵ割込み信号という）１２を生成する割
込み信号論理和回路９とから構成されていた。
すように、セントラルプロセッシングユニット（ＣＰ
Ｕ）４およびＣＰＵ４とは独立に被制御ユニット２−１
〜２−Ｎ（Ｎは正整数）に対して装置内バス１６を制御
してデータ収集を行うバス制御回路５を備える制御ユニ
ット１と、バス制御回路５からのデータ収集時にＣＰＵ
４に対する割込み信号（以下、被制御ユニット割込み信
号という）１１を取り下げる複数の被制御ユニット２−
１〜２−Ｎとから構成される装置において、複数の被制
御ユニット割込み信号１１を被制御ユニット２−１〜２
−Ｎ毎に一時記憶する割込みラッチ回路６と、複数の被
制御ユニット割込み信号１１からＣＰＵ４への割込み信
号（以下、ＣＰＵ割込み信号という）１２を生成する割
込み信号論理和回路９とから構成されていた。
【０００３】次に、このような従来の割込み信号制御回
路の動作について、図４に示すタイミングチャートを参
照しながら説明する。
路の動作について、図４に示すタイミングチャートを参
照しながら説明する。
【０００４】被制御ユニット２−１および２−Ｎは、図
４（ａ）に示すようなタイミングで被制御ユニット割込
み信号１１をそれぞれ発生したとする。また、バス制御
回路５は、図４（ｂ）に示すようなタイミングで被制御
ユニット２−１および２−Ｎに対してデータ収集をそれ
ぞれ行ったとする。
４（ａ）に示すようなタイミングで被制御ユニット割込
み信号１１をそれぞれ発生したとする。また、バス制御
回路５は、図４（ｂ）に示すようなタイミングで被制御
ユニット２−１および２−Ｎに対してデータ収集をそれ
ぞれ行ったとする。
【０００５】すると、被制御ユニット２−Ｎからの被制
御ユニット割込み信号１１は、バス制御回路５による被
制御ユニット２−Ｎに対するデータ収集により出力途中
で取り下げられる。
御ユニット割込み信号１１は、バス制御回路５による被
制御ユニット２−Ｎに対するデータ収集により出力途中
で取り下げられる。
【０００６】被制御ユニット２−１および２−Ｎからの
被制御ユニット割込み信号１１は、割込みラッチ回路６
と割込み信号論理和回路９とに伝達される。
被制御ユニット割込み信号１１は、割込みラッチ回路６
と割込み信号論理和回路９とに伝達される。
【０００７】割込み信号論理和回路９は、被制御ユニッ
ト２−１および２−Ｎからの被制御ユニット割込み信号
１１を論理和して、図４（ｃ）に示すようなＣＰＵ割込
み信号１２を生成する。
ト２−１および２−Ｎからの被制御ユニット割込み信号
１１を論理和して、図４（ｃ）に示すようなＣＰＵ割込
み信号１２を生成する。
【０００８】ＣＰＵ４は、ＣＰＵ割込み信号１２を受け
てから処理途中の制御を続行した後に、図４（ｄ）に示
すような割込みラッチ回路６に被制御ユニット割込み信
号１１をラッチさせるためのラッチ信号（以下、ＣＰＵ
ラッチ信号という）１４を出力する。
てから処理途中の制御を続行した後に、図４（ｄ）に示
すような割込みラッチ回路６に被制御ユニット割込み信
号１１をラッチさせるためのラッチ信号（以下、ＣＰＵ
ラッチ信号という）１４を出力する。
【０００９】この結果、図４（ｅ）に示すように、被制
御ユニット２─１からの被制御ユニット割込み信号１１
は、割込みラッチ回路６でラッチされることになるが、
被制御ユニット２─Ｎからの被制御ユニット割込み信号
１１は、ＣＰＵ４からＣＰＵラッチ信号１４が出力され
た時点では、バス制御回路５による被制御ユニット２─
Ｎに対するデータ収集によりすでに取り下げられている
ので、割込みラッチ回路６でラッチされないことにな
る。
御ユニット２─１からの被制御ユニット割込み信号１１
は、割込みラッチ回路６でラッチされることになるが、
被制御ユニット２─Ｎからの被制御ユニット割込み信号
１１は、ＣＰＵ４からＣＰＵラッチ信号１４が出力され
た時点では、バス制御回路５による被制御ユニット２─
Ｎに対するデータ収集によりすでに取り下げられている
ので、割込みラッチ回路６でラッチされないことにな
る。
【００１０】したがって、ＣＰＵ４は、図４（ｆ）に示
すような割込み読出しによって、割込みラッチ回路６か
ら被制御ユニット２─１に対する被制御ユニット割込み
信号１１を読み出すことはできるが、被制御ユニット２
─Ｎに対する被制御ユニット割込み信号１１を読み出す
ことができず、この場合にはＣＰＵ割込み信号１２は受
けたものの、どの被制御ユニットから割込みがかかった
のかを判定することができない。
すような割込み読出しによって、割込みラッチ回路６か
ら被制御ユニット２─１に対する被制御ユニット割込み
信号１１を読み出すことはできるが、被制御ユニット２
─Ｎに対する被制御ユニット割込み信号１１を読み出す
ことができず、この場合にはＣＰＵ割込み信号１２は受
けたものの、どの被制御ユニットから割込みがかかった
のかを判定することができない。
【００１１】
【発明が解決しようとする課題】上述した従来の割込み
信号制御回路では、被制御ユニット２−１〜２−Ｎから
被制御ユニット割込み信号１１が発生されるタイミング
によってバス制御回路５からのデータ収集により被制御
ユニット割込み信号１１が出力途中で取り下げられてし
まうとともに、制御処理を続行中のＣＰＵ４がＣＰＵ割
込み信号１２を受けてから即時に割込みラッチ回路６に
対して被制御ユニット割込み信号１１をラッチするため
のＣＰＵラッチ信号１４を出力することができないこと
もあるので、被制御ユニット２−１〜２−Ｎからの被制
御ユニット割込み信号１１をＣＰＵ４が読めない可能性
があるという問題点があった。
信号制御回路では、被制御ユニット２−１〜２−Ｎから
被制御ユニット割込み信号１１が発生されるタイミング
によってバス制御回路５からのデータ収集により被制御
ユニット割込み信号１１が出力途中で取り下げられてし
まうとともに、制御処理を続行中のＣＰＵ４がＣＰＵ割
込み信号１２を受けてから即時に割込みラッチ回路６に
対して被制御ユニット割込み信号１１をラッチするため
のＣＰＵラッチ信号１４を出力することができないこと
もあるので、被制御ユニット２−１〜２−Ｎからの被制
御ユニット割込み信号１１をＣＰＵ４が読めない可能性
があるという問題点があった。
【００１２】本発明の目的は、上述の点に鑑み、バス制
御回路からのデータ収集により被制御ユニットが被制御
ユニット割込み信号を出力途中で取り下げたとしても、
制御処理を続行中のＣＰＵがＣＰＵ割込み信号を受けて
から即時に割込みラッチ回路に対してＣＰＵラッチ信号
を出力することができなかったとしても、ＣＰＵが被制
御ユニット割込み信号を確実に読むことができるように
した割込み信号制御回路を提供することにある。
御回路からのデータ収集により被制御ユニットが被制御
ユニット割込み信号を出力途中で取り下げたとしても、
制御処理を続行中のＣＰＵがＣＰＵ割込み信号を受けて
から即時に割込みラッチ回路に対してＣＰＵラッチ信号
を出力することができなかったとしても、ＣＰＵが被制
御ユニット割込み信号を確実に読むことができるように
した割込み信号制御回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の割込み信号制御
回路は、ＣＰＵおよびＣＰＵとは独立に被制御ユニット
に対してデータ収集を行うバス制御回路を備える制御ユ
ニットと、バス制御回路からのデータ収集時にＣＰＵに
対する割込み信号を取り下げる複数の被制御ユニットと
から構成される装置において、被制御ユニットからの割
込み信号からＣＰＵへの割込み信号を生成する割込み信
号論理和回路と、この割込み信号論理和回路からのＣＰ
Ｕへの割込み信号を遅延させる遅延回路と、この遅延回
路の出力信号を引き延ばし割込みラッチ信号を出力する
引延し回路と、この引延し回路から出力される割込みラ
ッチ信号と前記割込み信号論理和回路からのＣＰＵへの
割込み信号に応じてＣＰＵから出力されるラッチ信号と
からラッチ制御信号を生成するラッチ制御信号論理和回
路と、このラッチ制御信号論理和回路からのラッチ制御
信号に応じて被制御ユニットからの割込み信号を被制御
ユニット毎に一時記憶する割込みラッチ回路とを有す
る。
回路は、ＣＰＵおよびＣＰＵとは独立に被制御ユニット
に対してデータ収集を行うバス制御回路を備える制御ユ
ニットと、バス制御回路からのデータ収集時にＣＰＵに
対する割込み信号を取り下げる複数の被制御ユニットと
から構成される装置において、被制御ユニットからの割
込み信号からＣＰＵへの割込み信号を生成する割込み信
号論理和回路と、この割込み信号論理和回路からのＣＰ
Ｕへの割込み信号を遅延させる遅延回路と、この遅延回
路の出力信号を引き延ばし割込みラッチ信号を出力する
引延し回路と、この引延し回路から出力される割込みラ
ッチ信号と前記割込み信号論理和回路からのＣＰＵへの
割込み信号に応じてＣＰＵから出力されるラッチ信号と
からラッチ制御信号を生成するラッチ制御信号論理和回
路と、このラッチ制御信号論理和回路からのラッチ制御
信号に応じて被制御ユニットからの割込み信号を被制御
ユニット毎に一時記憶する割込みラッチ回路とを有す
る。
【００１４】
【作用】本発明の割込み信号制御回路では、割込み信号
論理和回路が被制御ユニットからの割込み信号からＣＰ
Ｕへの割込み信号を生成し、遅延回路が割込み信号論理
和回路からのＣＰＵへの割込み信号を遅延させ、引延し
回路が遅延回路の出力信号を引き延ばし割込みラッチ信
号を出力し、ラッチ制御信号論理和回路が引延し回路か
ら出力される割込みラッチ信号と割込み信号論理和回路
からのＣＰＵへの割込み信号に応じてＣＰＵから出力さ
れるラッチ信号とからラッチ制御信号を生成し、割込み
ラッチ回路がラッチ制御信号論理和回路からのラッチ制
御信号に応じて被制御ユニットからの割込み信号を被制
御ユニット毎に一時記憶する。
論理和回路が被制御ユニットからの割込み信号からＣＰ
Ｕへの割込み信号を生成し、遅延回路が割込み信号論理
和回路からのＣＰＵへの割込み信号を遅延させ、引延し
回路が遅延回路の出力信号を引き延ばし割込みラッチ信
号を出力し、ラッチ制御信号論理和回路が引延し回路か
ら出力される割込みラッチ信号と割込み信号論理和回路
からのＣＰＵへの割込み信号に応じてＣＰＵから出力さ
れるラッチ信号とからラッチ制御信号を生成し、割込み
ラッチ回路がラッチ制御信号論理和回路からのラッチ制
御信号に応じて被制御ユニットからの割込み信号を被制
御ユニット毎に一時記憶する。
【００１５】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１６】図１は、本発明の一実施例に係る割込み信
号制御回路を配設する装置の構成を示す回路ブロック図
である。本実施例の割込み信号制御回路は、ＣＰＵ４お
よびＣＰＵ４とは独立に被制御ユニット２−１〜２−Ｎ
に対して装置内バス１６を制御してデータ収集を行うバ
ス制御回路５を備える制御ユニット１と、バス制御回路
５からのデータ収集時にＣＰＵ４に対する被制御ユニッ
ト割込み信号１１を取り下げる複数の被制御ユニット２
−１〜２−Ｎとから構成される装置において、複数の被
制御ユニット割込み信号１１を被制御ユニット２−１〜
２−Ｎ毎に一時記憶する割込みラッチ回路６と、ＣＰＵ
割込み信号１２を所定時間だけ遅延させる遅延回路７
と、遅延回路７の出力信号を所定時間だけ引き延ばし割
込みラッチ信号１３として出力する引延し回路８と、被
制御ユニット割込み信号１１からＣＰＵ割込み信号１２
を生成する割込み信号論理和回路９と、ＣＰＵ４から出
力されるＣＰＵラッチ信号１４と割込みラッチ信号１３
とからラッチ制御信号１５を生成して割込みラッチ回路
６に入力するラッチ制御信号論理和回路１０とから構成
されている。
号制御回路を配設する装置の構成を示す回路ブロック図
である。本実施例の割込み信号制御回路は、ＣＰＵ４お
よびＣＰＵ４とは独立に被制御ユニット２−１〜２−Ｎ
に対して装置内バス１６を制御してデータ収集を行うバ
ス制御回路５を備える制御ユニット１と、バス制御回路
５からのデータ収集時にＣＰＵ４に対する被制御ユニッ
ト割込み信号１１を取り下げる複数の被制御ユニット２
−１〜２−Ｎとから構成される装置において、複数の被
制御ユニット割込み信号１１を被制御ユニット２−１〜
２−Ｎ毎に一時記憶する割込みラッチ回路６と、ＣＰＵ
割込み信号１２を所定時間だけ遅延させる遅延回路７
と、遅延回路７の出力信号を所定時間だけ引き延ばし割
込みラッチ信号１３として出力する引延し回路８と、被
制御ユニット割込み信号１１からＣＰＵ割込み信号１２
を生成する割込み信号論理和回路９と、ＣＰＵ４から出
力されるＣＰＵラッチ信号１４と割込みラッチ信号１３
とからラッチ制御信号１５を生成して割込みラッチ回路
６に入力するラッチ制御信号論理和回路１０とから構成
されている。
【００１７】次に、このように構成された本実施例の割
込み信号制御回路の動作について、図２に示すタイミン
グチャートを参照しながら説明する。
込み信号制御回路の動作について、図２に示すタイミン
グチャートを参照しながら説明する。
【００１８】被制御ユニット２−１および２−Ｎは、図
２（ａ）に示すようなタイミングで被制御ユニット割込
み信号１１をそれぞれ発生したとする。また、バス制御
回路５は、図２（ｂ）に示すようなタイミングで被制御
ユニット２−１および２−Ｎに対してデータ収集をそれ
ぞれ行ったとする。
２（ａ）に示すようなタイミングで被制御ユニット割込
み信号１１をそれぞれ発生したとする。また、バス制御
回路５は、図２（ｂ）に示すようなタイミングで被制御
ユニット２−１および２−Ｎに対してデータ収集をそれ
ぞれ行ったとする。
【００１９】すると、被制御ユニット２−Ｎからの被制
御ユニット割込み信号１１は、バス制御回路５による被
制御ユニット２−Ｎに対するデータ収集により出力途中
で取り下げられる。
御ユニット割込み信号１１は、バス制御回路５による被
制御ユニット２−Ｎに対するデータ収集により出力途中
で取り下げられる。
【００２０】被制御ユニット２−１および２−Ｎからの
被制御ユニット割込み信号１１は、割込みラッチ回路６
と割込み信号論理和回路９とに伝達される。
被制御ユニット割込み信号１１は、割込みラッチ回路６
と割込み信号論理和回路９とに伝達される。
【００２１】割込み信号論理和回路９は、被制御ユニッ
ト２−１および２−Ｎからの被制御ユニット割込み信号
１１を論理和して、図２（ｃ）に示すようなＣＰＵ割込
み信号１２を生成する。
ト２−１および２−Ｎからの被制御ユニット割込み信号
１１を論理和して、図２（ｃ）に示すようなＣＰＵ割込
み信号１２を生成する。
【００２２】ＣＰＵ４は、ＣＰＵ割込み信号１２を受け
てから処理途中の制御を続行した後に、図２（ｆ）に示
すようなＣＰＵラッチ信号１４を出力する。
てから処理途中の制御を続行した後に、図２（ｆ）に示
すようなＣＰＵラッチ信号１４を出力する。
【００２３】また、割込み信号論理和回路９から出力さ
れるＣＰＵ割込み信号１２は、図２（ｄ）に示すように
遅延回路７で所定時間だけ遅延され、図２（ｅ）に示す
ように引延し回路８で所定時間だけ引き延ばされて、被
制御ユニット割込み信号１１を割込みラッチ回路６で確
実にラッチするための割込みラッチ信号１３として出力
される。
れるＣＰＵ割込み信号１２は、図２（ｄ）に示すように
遅延回路７で所定時間だけ遅延され、図２（ｅ）に示す
ように引延し回路８で所定時間だけ引き延ばされて、被
制御ユニット割込み信号１１を割込みラッチ回路６で確
実にラッチするための割込みラッチ信号１３として出力
される。
【００２４】割込みラッチ信号１３は、ＣＰＵラッチ信
号１４とともにラッチ制御信号論理和回路１０に入力さ
れ、ラッチ制御信号論理和回路１０は、図２（ｇ）に示
すようなラッチ制御信号１５を生成して割込みラッチ回
路６に入力する。
号１４とともにラッチ制御信号論理和回路１０に入力さ
れ、ラッチ制御信号論理和回路１０は、図２（ｇ）に示
すようなラッチ制御信号１５を生成して割込みラッチ回
路６に入力する。
【００２５】この結果、図２（ｈ）に示すように、被制
御ユニット２─１および２─Ｎからの被制御ユニット割
込み信号１１は、ラッチ制御信号１５に応じて割込みラ
ッチ回路６で確実に一時記憶される。
御ユニット２─１および２─Ｎからの被制御ユニット割
込み信号１１は、ラッチ制御信号１５に応じて割込みラ
ッチ回路６で確実に一時記憶される。
【００２６】したがって、ＣＰＵ４は、図２（ｉ）に示
すような割込み読出しによって、割込みラッチ回路６か
ら被制御ユニット割込み信号１１をかならず読み出すこ
とができ、ＣＰＵ割込み信号１２によって受けた割込み
がどの被制御ユニットからのものであったのかを確実に
判定することができる。
すような割込み読出しによって、割込みラッチ回路６か
ら被制御ユニット割込み信号１１をかならず読み出すこ
とができ、ＣＰＵ割込み信号１２によって受けた割込み
がどの被制御ユニットからのものであったのかを確実に
判定することができる。
【００２７】
【発明の効果】以上説明したように本発明は、被制御ユ
ニット割込み信号から生成されるＣＰＵ割込み信号を遅
延回路で遅延した後に引延し回路で引き延ばして割込み
ラッチ信号とし、この割込みラッチ信号をＣＰＵラッチ
信号と論理和して割込み制御信号として割込みラッチ回
路に入力するようにしたことにより、バス制御回路から
のデータ収集により被制御ユニットが被制御ユニット割
込み信号を出力途中で取り下げたとしても、被制御ユニ
ット割込み信号が発生するタイミングによって制御処理
を続行中のＣＰＵが即時に割込みラッチ回路に対してＣ
ＰＵラッチ信号を出力できないことがあったとしても、
割込みラッチ回路で被制御ユニット割込み信号を確実に
一時記憶することができ、ＣＰＵが割込みラッチ回路か
ら被制御ユニット割込み信号を確実に読み出すことがで
きるという効果がある。
ニット割込み信号から生成されるＣＰＵ割込み信号を遅
延回路で遅延した後に引延し回路で引き延ばして割込み
ラッチ信号とし、この割込みラッチ信号をＣＰＵラッチ
信号と論理和して割込み制御信号として割込みラッチ回
路に入力するようにしたことにより、バス制御回路から
のデータ収集により被制御ユニットが被制御ユニット割
込み信号を出力途中で取り下げたとしても、被制御ユニ
ット割込み信号が発生するタイミングによって制御処理
を続行中のＣＰＵが即時に割込みラッチ回路に対してＣ
ＰＵラッチ信号を出力できないことがあったとしても、
割込みラッチ回路で被制御ユニット割込み信号を確実に
一時記憶することができ、ＣＰＵが割込みラッチ回路か
ら被制御ユニット割込み信号を確実に読み出すことがで
きるという効果がある。
【図１】本発明の一実施例に係る割込み信号制御回路を
配設する装置の構成を示す回路ブロック図である。
配設する装置の構成を示す回路ブロック図である。
【図２】本実施例の割込み信号制御回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図３】従来の割込み信号制御回路を配設する装置の構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図４】従来の割込み信号制御回路の動作を示すタイミ
ングチャートである。
ングチャートである。
１ 制御ユニット ２−１〜２−Ｎ 被制御ユニット ４ セントラルプロセッシングユニット（ＣＰＵ） ５ バス制御回路 ６ 割込みラッチ回路 ７ 遅延回路 ８ 引延し回路 ９ 割込み信号論理和回路 １０ ラッチ制御信号論理和回路 １１ 被制御ユニット割込み信号 １２ ＣＰＵ割込み信号 １３ 割込みラッチ信号 １４ ＣＰＵラッチ信号 １５ ラッチ制御信号 １６ 装置内バス
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＰＵおよびＣＰＵとは独立に被制御ユ
ニットに対してデータ収集を行うバス制御回路を備える
制御ユニットと、バス制御回路からのデータ収集時にＣ
ＰＵに対する割込み信号を取り下げる複数の被制御ユニ
ットとから構成される装置において、 被制御ユニットからの割込み信号からＣＰＵへの割込み
信号を生成する割込み信号論理和回路と、 この割込み信号論理和回路からのＣＰＵへの割込み信号
を遅延させる遅延回路と、 この遅延回路の出力信号を引き延ばし割込みラッチ信号
を出力する引延し回路と、 この引延し回路から出力される割込みラッチ信号と前記
割込み信号論理和回路からのＣＰＵへの割込み信号に応
じてＣＰＵから出力されるラッチ信号とからラッチ制御
信号を生成するラッチ制御信号論理和回路と、 このラッチ制御信号論理和回路からのラッチ制御信号に
応じて被制御ユニットからの割込み信号を被制御ユニッ
ト毎に一時記憶する割込みラッチ回路とを有することを
特徴とする割込み信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215946A JP3003728B2 (ja) | 1991-08-01 | 1991-08-01 | 割込み信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215946A JP3003728B2 (ja) | 1991-08-01 | 1991-08-01 | 割込み信号制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535501A true JPH0535501A (ja) | 1993-02-12 |
| JP3003728B2 JP3003728B2 (ja) | 2000-01-31 |
Family
ID=16680878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215946A Expired - Lifetime JP3003728B2 (ja) | 1991-08-01 | 1991-08-01 | 割込み信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003728B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102331734A (zh) * | 2010-07-07 | 2012-01-25 | Ls产电株式会社 | 可编程逻辑控制器中的通信装置和方法 |
-
1991
- 1991-08-01 JP JP3215946A patent/JP3003728B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102331734A (zh) * | 2010-07-07 | 2012-01-25 | Ls产电株式会社 | 可编程逻辑控制器中的通信装置和方法 |
| US8549195B2 (en) | 2010-07-07 | 2013-10-01 | Lsis Co., Ltd. | Communication apparatus and method in PLC |
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| JP3003728B2 (ja) | 2000-01-31 |
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