JPH05249261A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 マイクロコンピュータにキャプチャ機能を備
えるため、高速パルスの時間計測できるキャプチャ回路
を構成することにある。 【構成】 供給されるクロックに基づいてカウンタ１５
０の内容を更新し、キャプチャレジスタ選択回路１０に
より、トリガ信号入力毎に複数個のキャプチャレジスタ
１１０，１２０，１５０のなかから１つを選択して、他
のキャプチャレジスタの内容を変化させることなく、選
択された１つのキャプチャレジスタの内容のみをラッチ
させる。キャプチャレジスタ選択回路１０では、１度目
に発生したトリガ信号を記憶するためＤラッチ回路１３
１およびＲＳラッチ回路１３３を備える。２度目に発生
したトリガ信号を判別するため、ＡＮＤ回路１３６を備
え、２度目に発生したトリガ信号を記憶するため、Ｄラ
ッチ回路１３４およびＲＳラッチ回路１３７を備える。
更に、ラッチ条件を判別するため、インバータ１３５，
１３８およびＡＮＤ回路１１２，１２２を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に、そのトリガ信号入力によってカウンタの内
容をラッチするキャプチャ機能に関する。

【０００２】

【従来の技術】近年マイクロコンピュータの応用分野は
急速に拡大し、多方面で用いられている 。特に、最近
はＯＡ化，ＦＡ化などで物体を動かすモータの制御にマ
イクロコンピュータを使用することが多くなってきてい
る。モータ制御には、モータ制御に適したハードウェア
を備えたマイクロコンピュータが必要である。一般にマ
イクロコンピュータは図５に示すような構成である。マ
イクロコンピュータ１においては、メモリ２内に記憶さ
れている命令に従い、ＣＰＵ３が演算処理を行い、周辺
機能４が制御される。周辺機能４は、マイクロコンピュ
ータ１の外部に接続される外付け機器に対して、制御信
号を出力したり、外付け機器からステータス信号を入力
したりして、外付け機器を制御する。上記モータの制御
に適したハードウェアはこの周辺機能４に属する。

【０００３】次に、図７にキャプチャ回路の構成図、図
６にキャプチャレジスタの１ビットの詳細な構成図を示
し、図８のタイミングチャートを用いて外部機器から発
生するパルスの時間間隔の計測方法について説明する。
図７において、トリガ信号は他の周辺機能、例えばマイ
クロコンピュータの外部から入力されたパルスを、マン
クロコンピュータ内部のシステムクロックに同期化した
信号である。トリガ信号はキャプチャレジスタ１１０に
接続され、ＣＰＵへの割込み要求信号にもなっている。

【０００４】カウンタ（ＣＮＴ）１５０は、カウントク
ロックが入力される毎にカウントアップする。カウント
クロックは、一定時間間隔で入力される。図７におい
て、キャプチャレジスタはＣＴＯによって図示されてい
る。ＣＰＵがキャプチャレジスタ１１０のアドレスをア
ドレスバス１００に入力し、読み出し信号（ＲＤ）１０
２を信号線１０２から入力することにより、ＲＤＣＴＯ
信号がリード制御回路１０４から出力される。同時にバ
ス接続回路１０６によってデータバス１０７とキャプチ
ャレジスタ１１０を接続しているバス１０８とが接続さ
れる。従って、キャプチャレジスタ１１０の値がデータ
バス１００に読み出される。

【０００５】カウンタ１５０のカウンタバス１０９は、
バス接続回路１５２を介してキャプチャレジスタ１１０
の各ビットラッチ２０２のデータ入力に接続されてい
る。従って、トリガ入力はラッチ２０２のラッチクロッ
クとなっている。このため、トリガ入力があると、カウ
ンタバス１０９を介してカウンタ１５０の内容がキャプ
チャレジスタ１１０にラッチされる。

【０００６】図８において、ステージＣでトリガ入力が
あったと仮定する。トリガ入力はＣＰＵへの割込み要求
信号として出力されるとともに、キャプチャレジスタ１
１０に入力される。そこで、キャプチャレジスタ１１０
はカウンタ１５０の内容“０１Ｈ”をラッチする。ＣＰ
Ｕでは、割込み要求信号を受け付けると実行中の処理を
中断し、ステージＧにおいてキャプチャレジスタ１１０
の内容“０１Ｈ”を読み出して記憶しておく。

【０００７】次に、ステージＬにおいてトリガ入力があ
ったとする。キャプチャレジスタ１１０は同様に、カウ
ンタ１５０の内容“０ＡＨ”をラッチする。ＣＰＵで
は、割込み要求信号を受け付けると実行中の処理を中断
し、ステージＰにおいてキャプチャレジスタ１１０の内
容“０ＡＨ”を読み出し前回の割込み処理で記憶してい
たキャプチャレジスタ１１０の内容“０１Ｈ”と、今回
のキャプチャレジスタ１１０の内容“０ＡＨ”との差
“０９Ｈ”を演算により求める。

【０００８】カウンタ１５０のカウントクロックは一定
時間間隔で入力されているため、キャプチャレジスタ１
１０の内容の差“０９Ｈ”と、カウントクロックの入力
時間間隔との積を演算することにより、外部機器から発
するパルスの時間間隔は容易に求めることができる。Ｃ
ＰＵは、求められたパルスの時間間隔を判定し、外部機
器に対する制御、例えばモータをより早く回す等を行
う。

【０００９】近年、マイクロコンピュータは急速に高速
化されてきているため、上述した外部機器から発生する
パルスの時間間隔の計測にも高速化が要求される。しか
し、従来のマイクロコンピュータでは、トリガ入力が接
続されているキャプチャレジスタは固定されている。し
たがって、トリガを入力するごとにキャプチャレジスタ
でラッチしたカウンタの内容をＣＰＵで読み出す場合、
トリガを入力してからＣＰＵでキャプチャレジスタの内
容を読み出すまでの間に次のトリガ入力があると、キャ
プチャレジスタはカウンタの内容をラッチし直す。この
ため、１度目にキャプチャレジスタでラッチしたカウン
タの内容は消えてしまう。よって、トリガ入力の時間間
隔は、ＣＰＵが割込みを受け付け、ＣＰＵがキャプチャ
レジスタの内容を読み出す動作が完了するまでの時間以
上でなければならない。

【００１０】

【発明が解決しようとする課題】解決しようとする問題
は、マイクロコンピュータで計測できるパルスの時間間
隔には限界があり、外部機器の制御を高速化できない点
である。

【００１１】

【課題を解決するための手段】本発明は、プログラムま
たはデータをメモリに記憶しておき、プログラムに従っ
てＣＰＵによって演算処理を実行するマイクロコンピュ
ータにおいて、供給されるクロックにもとづいてカウン
タ内容を更新することができるようにしておくととも
に、カウンタ内容を複数個のキャプチャレジスタにラッ
チできるようにしておき、トリガ信号入力時にカウンタ
内容をラッチするキャプチャレジスタを選択しキャプチ
ャレジスタがカウンタ内容をラッチするタイミングを単
数または複数のトリガ信号により指定して、同一キャプ
チャレジスタが連続してカウンタ内容をラッチすること
を禁止し、高速パルスの時間を計測することを特徴とす
る。

【００１２】

【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明によるマイクロコンピュータの一実
施例におけるキャプチャ回路を示すブロックである。図
１において、１０はキャプチャレジスタ選択回路，１０
４は読み出し制御回路，１５０はカウンタ，１１０，１
２０はそれぞれキャプチャレジスタ，１３１，１３３，
１３４，１３７，１６１，１６２，１６３，１６４はそ
れぞれラッチ回路、１１２，１２２，１３６，１６６は
それぞれＡＮＤ回路，１３０，１３５，１３８，１５
１，１６０はインバータ、１０５，１６５はそれぞれＯ
Ｒゲートである。

【００１３】カウンタ１５０およびキャプチャレジスタ
１１０（ＣＴ０）は従来例と同様の動作をする。キャプ
チャレジスタ（ＣＴ１）も従来例で説明したキャプチャ
レジスタ１１０（ＣＴ０）と同様の動作をするので説明
を省略する。また，従来例と同符号のものは従来例と同
様の動作をするので説明は省略する。他の周辺機能から
入力されるトリガ入力信号は、Ｄラッチ回路１３１を介
しＲＳラッチ回路１３３のセット入力端子に入力され、
ＲＳラッチ回路１３３の出力は、他の入力端子がトリガ
入力信号端子であるＡＮＤ回路１３６およびＤラッチ回
路１３４を介しＲＳラッチ回路１３７のセット入力端子
に入力されている。

【００１４】トリガ入力信号は、他の入力端子替えイン
バータ１３５およびインバータ１３０での出力に接続さ
れているＡＮＤ回路１１２を介し、キャプチャレジスタ
１１０（ＣＴ０）のトリガ入力となっている。ＡＮＤ回
路１１２の出力は、ＣＰＵへの割込み要求信号となって
いる。インバータ１３５およびインバータ１３０はそれ
ぞれラッチ回路１３３の出力およびシステムクロックが
入力されている。トリガ入力信号は、他入力端子がイン
バータ１３８，Ｄラッチ回路１３３およびインバータ１
３０に接続されているＡＮＤ回路１２２を介しキャプチ
ャレジスタ１２０のトリガ入力となっている。ＡＮＤ回
路１２２の出力は、ＣＰＵへの割込み要求信号となって
いる。インバータ１３８には、Ｄラッチ回路１３７が入
力されている。

【００１５】ＣＰＵからリードアクセスが発生したと
き、読み出し制御回路１０４で生成するＲＤＣＴ０，Ｒ
ＤＣＴ１信号は、それぞれキャプチャレジスタ１１０，
１２０の読み出し信号として入力されている。また、Ｒ
ＤＣＴ０，ＲＤＣＴ１信号は、それぞれＲＳラッチ回路
１６１，１６３のセット入力端子に加えられている。Ｒ
Ｓラッチ回路１６１，１６３のクロック入力端子には、
システムクロックを入力とするインバータ１６０が接続
されているＲＳラッチ回路１６１，１６３の出力端子
は、それぞれＤラッチ回路１６２，１６４のデータ入力
端子に接続されている。Ｄラッチ回路１６２，１６４の
クロック入力端子には、システムクロックが接続されて
いる。Ｄラッチ回路１６２，１６４の出力端子はＡＮＤ
回路１６６に接続され、ＡＮＤ回路１６６の出力端子は
他の入力端子システムリセットに接続されたＯＲ回路１
６５に接続されている。ＯＲ回路１６５の出力端子は、
ＲＳラッチ回路１３３，１３７，１６１，１６３それぞ
れのリセット入力端子に接続されている。

【００１６】次に、トリガ入力信号が連続して入力され
た場合の動作を図１の構成図および図２のタイミングチ
ャートを参照して下に説明する。ステージＡにおいて，
システムリセットは“１”である。システムリセットは
ＯＲ回路１６５を介し、ＲＳラッチ回路１３３，１３
７，１６１，１６３のリセット入力端子に入力され、Ｒ
Ｓラッチ回路１３３，１３７，１６１，１６３の出力は
“０”となる。次にステージＢにおいて、システムリセ
ットが“１”から“０”になり、カウンタ１５０は“０
０Ｈ”からカウントアップを開始する。

【００１７】ステージＣにおいて、トリガ入力信号が入
力されたとする。トリガ入力“１”はＡＮＤ回路１１２
に入力される。このときＡＮＤ回路１１２の他の入力端
子であるインバータ１３５の出力は“１”である。従っ
て、システムクロックが“０”となったとき、いま一方
の入力として加えられるインバータ１３０の出力も
“１”となり、ＡＮＤ回路１１２の出力は“１”とな
る。ＡＮＤ回路１１２の出力“１”はキャプチャレジス
タ１１０の各ビットのラッチクロックに入力され、カウ
ンタバス１０８の“０１Ｈ”をラッチする。

【００１８】システムクロックが“０”となったとき、
トリガ入力信号はＤラッチ回路１３１にラッチされ、ス
テージＣの２度目のシステムクロックが“１”のときト
リガ入力信号はＲＳラッチ回路１３３のセット側に入力
され、ＲＳラッチ回路１３３の出力は“１”となる。Ｒ
Ｓラッチ回路１３３の出力“１”はＡＮＤ回路１３６に
入力されるが、トリガ入力信号は“０”となっているた
め、ＡＮＤ回路１３６，Ｄラッチ回路１３４，およびＲ
Ｓラッチ回路１３７は“０”のままである。

【００１９】一方、ステージＣにおいてトリガ入力信号
が入力されたとき、トリガ入力“１”はＡＮＤ回路１２
２に入力される。ＡＮＤ回路１２２の他の入力端子に接
続されているＲＳラッチ回路１３３の出力は“０”であ
るため、ＡＮＤ回路１２２の出力は“０”となる。ＡＮ
Ｄ回路１２２の出力はキャプチャレジスタ１２０のラッ
チクロックとなるため、キャプチャレジスタ１２０はカ
ウンタバス１０８上のの値をラッチできない。

【００２０】次に、ステージＧにおいて、トリガ入力信
号が入力されたとする。トリガ入力“１”はＡＮＤ回路
１１２に入力される。ＡＮＤ回路１１２の他の入力端子
に接続されているインバータ１３５の出力は“０”であ
るため、ＡＮＤ回路１１２の出力は“０”となり、キャ
プチャレジスタ１１０はカウンタバス１０８上の値をラ
ッチできない。

【００２１】一方、トリガ入力“１”はＡＮＤ回路１２
２に入力される。ＡＮＤ回路１２２の他の入力端子に接
続されているＲＳラッチ回路１３３の出力は“１”であ
って、いま一つのＡＮＤ回路１２２の他の入力端子に接
続されているインバータ１３８の出力は“１”であるた
め、システムクロックが“０”となったとき、いま一つ
の他の入力端子に接続されているインバータ１３０の出
力も“１”となり、ＡＮＤ回路１２２の出力は“１”と
なる。ＡＮＤ回路１２２の出力“１”はキャプチャレジ
スタ１２０の各ビットのラッチクロックに入力され、カ
ウンタバス１０８上の“０５Ｈ”をラッチする。

【００２２】ＣＰＵでは割込み要求信号を受け付けると
実行中の処理を中断し、ステージＫにおいてキャプチャ
レジスタ１１０の内容“０１Ｈ”を読みだし、引き続き
ステージＯにおいてキャプチャレジスタ１２０の内容
“０５Ｈ”を読みだす。つづいて、ＣＰＵではキャプチ
ャレジスタ１１０の内容“０１Ｈ”と今回のキャプチャ
レジスタ１１０の内容“０５Ｈ”との差“０４Ｈ”を演
算により得る。

【００２３】カウンタ１５０のカウントクロックは一定
時間間隔で入力されているため、キャプチャレジスタの
内容の差“０４Ｈ”とカウントクロックの入力時間間隔
との積を演算することにより、外部機器から発生するパ
ルスの時間間隔は容易に求めることができる。ＣＰＵ
は、上記により求められたパルスの時間間隔を判定し、
外部機器に対する制御、例えばモータをより速く回す等
の制御を行う。ステージＫでは読み出し制御回路からＲ
ＤＣＴ０が出力され、ＲＳラッチ回路１６１のリセット
と入力端子に入力される。そこで、システムクロックの
立ち下がりでＲＳラッチ回路１６１は“０”にリセット
される。ＲＳラッチ回路１６１の出力は、次のシステム
クロックの立ち上がりでＤラッチ回路１６２にラッチさ
れ、ＡＮＤ回路１６６に“１”が入力される。

【００２４】同様に、ステージＯでは、読み出し制御回
路からＲＤＣＴ１が出力され、ＲＳラッチ回路１６３お
よびＤラッチ回路１６４を介してＡＮＤ回路１６６に
“１”が入力される。このとき、ＡＮＤ回路１６６の他
の入力端子１６２の値は既に“１”となっているため、
ＡＮＤ回路１６６から“１”が出力され、ＯＲ回路１６
５を介して、ＲＳラッチ回路１３３，１３７，１６１，
１６３のリセット入力端子に入力される。そこで、ＲＳ
ラッチ回路１３３，１３７，１６１，１６３の出力は
“０”となり、次のトリガが入力された場合、上記と同
様にキャプチャレジスタ１１０からのラッチが可能とな
る。

【００２５】以上のように、本キャプチャ回路にトリガ
信号が入力された場合、ラッチさせるキャプチャレジス
タはトリガ信号の入力毎とに１つに限定される。しか
し、他のキャプチャレジスタを変化させないため、パル
スの時間間隔はカウントクロックの入力時間間隔まで計
測できる。従って、外部機器を高速に制御することがで
きる。

【００２６】図３は、本発明によるマイクロコンピュー
タの第２の実施例を示すブロック図である。また、図４
は図３に関連した動作のタイミングチャートである。図
３において、図１に示す符号と同じ符号は同様の要素を
示す。また、５１０，５２０はそれぞれキャプチャレジ
スタ、５３１，５３３，５３４，５３７，５６１〜５６
４はそれぞれラッチ回路、５１２，５２２，５３６，５
３９，５６６はそれぞれＡＮＤ回路、５３５，５３８は
それぞれインバータ、５６５はＯＲゲートである。

【００２７】次に、本発明の第２の実施例を図３のブロ
ック構成図および図４のタイミングチャートを用いて説
明する。図３では、図１と同一の符号，名称の回路は図
１のものと同一の動作を行う。図３において、ＲＳラッ
チ回路１３７の出力は、Ｄラッチ回路５３１およびＲＳ
ラッチ回路５３３のセット入力端子に入力される。ＲＳ
ラッチ回路５３３の出力は、他の入力端子がトリガ入力
信号端子であるＡＮＤ回路５３６およびＤラッチ回路５
３４を介してＲＳラッチ回路５３７のセット入力端子に
入力されている。

【００２８】トリガ入力信号は、他の入力端子がインバ
ータ５３５，インバータ１３０およびＲＳラッチ回路１
３３，１３７に接続されているＡＮＤ回路５１２を介
し、第３のキャプチャレジスタ５１０（ＣＴ２）のトリ
ガ入力端子に加えられている。ＡＮＤ回路５１２の出力
はＣＰＵへの割込み要求信号となっている。インバータ
５３５には、Ｄラッチ回路５３３の出力が入力されてい
る。

【００２９】トリガ入力信号は他の入力端子がインバー
タ５３８，Ｄラッチ回路５３３，インバータ１３０およ
びＲＳラッチ回路１３３，１３７に接続されているＡＮ
Ｄ回路５２２を介し、第４のキャプチャレジスタ５２０
（ＣＴ３）のトリガ入力端子に加えられている。ＡＮＤ
回路５２２の出力は、ＣＰＵへの割込み要求信号となっ
ている。インバータ５３８には、Ｄラッチ回路５３７の
出力が入力されている。

【００３０】ＣＰＵから読み出し、アクセスが発生した
とき、読み出し制御回路で生成されたＲＤＣＴ２，ＲＤ
ＣＴ３信号は，それぞれ第３のキャプチャレジスタ５１
０の読み出し信号として入力されている。また、ＲＤＣ
Ｔ２，ＲＤＣＴ３信号は，それぞれＲＳラッチ回路５６
１，５６３のリセット入力端子に入力されている。ＲＳ
ラッチ回路５６１，５６３のクロック入力端子には、シ
ステムクロックを入力とするインバータ１６０の出力が
接続されている。ＲＳラッチ回路５６１，５６３の出力
端子はそれぞれＤラッチ回路５６２，５６４のデータ入
力端子に入力されている。

【００３１】Ｄラッチ回路５６２，５６４のクロック入
力端子にはシステムクロックが入力されている。Ｄラッ
チ回路５６２，５６４の出力端子は他の入力端子がＤラ
ッチ回路１６２，１６４に接続されているＡＮＤ回路５
６６に接続されている。ＡＮＤ回路５６６の出力端子
は、他の入力端子がシステムリセットに接続されてい
る。ＯＲ回路５６５に入力されている。ＯＲ回路５６５
の出力端子は、ＲＳラッチ回路１３３，１３７，１６
１，１６３，５６１，５６３のそれぞれのリセット入力
端子に接続されている。

【００３２】図４において、ステージＣ，Ｆ，Ｇ，Ｎで
トリガ入力信号が入力されたとすると、第１〜第４のキ
ャプチャレジスタ１１０，１２０，５１０，５２０には
それぞれ“０１Ｈ”，“０４Ｈ”，“０５Ｈ”，“０Ｃ
Ｈ”がラッチされている。このときＣＰＵが割込み要求
を受け付けると、割込み要求を発生した第１〜第４のキ
ャプチャレジスタ１１０，１２０，５１０，５２０のど
れかから内容を読み出し、キャプチャレジスタの内容の
差とカウントクロックの入力時間間隔との積を演算する
ことにより、外部機器から発生するパルスの時間間隔を
求め、外部機器に対する制御を行う。

【００３３】以上のように本キャプチャ回路へトリガ信
号が入力された場合、ラッチさせるキャプチャレジスタ
はトリガ信号入力毎に１つに限定され、他のキャプチャ
レジスタの内容を変化させない。このため、パルスの時
間間隔はカウントクロックの入力時間間隔まで計測でき
るため、外部機器を高速に制御することができる。以上
の説明において、キャプチャレジスタ選択回路としてＲ
Ｓラッチ回路とＤラッチ回路を組合せたが、シフトレジ
スタ等を用いても同様の効果が得られ、本発明の目的を
達成することができる。

【００３４】

【発明の効果】以上説明したように本発明は、従来のキ
ャプチャ回路を備えたマイクロコンピュータに対し、ト
リガ信号入力時にカウンタの内容をラッチするためのキ
ャプチャレジスタを選択し、更に同一キャプチャレジス
タが連続して上記カウンタの内容をラッチすることが内
容に禁止するため、キャプチャレジスタ選択回路を付加
している。これによって、ハードウェアを有効に使用す
ることができるので、計測できるパルスの時間間隔に制
限はなくなる利点があり、しかも外部機器の制御を高速
化することができるため、応用分野の広いマイクロコン
ピュータを提供できる効果がある。

【図面の簡単な説明】

【図１】本発明によるキャプチャユニットの一実施例を
示すブロック図である。

【図２】図１に示すキャプチャユニットの動作を示すタ
イミング図である。

【図３】本発明によるキャプチャユニットの第２の実施
例を示すブロック図である。

【図４】図３に示すキャプチャユニットの動作を示すタ
イミング図である。

【図５】一般的なマイクロコンピュータの系統を示すブ
ロック図である。

【図６】キャプチャ回路の１ビットを示すブロック図で
ある。

【図７】従来のキャプチャユニットの一例を示すブロッ
ク図である。

【図８】図７に示すキャプチャユニットの動作を示すタ
イミング図である。

【符号の説明】

１ マイクロコンピュータ ２ メモリ ３ ＣＰＵ ４ 周辺機器 １０ キャプチャレジスタ選択回路 １００ データバス １０１ アドレスバス １０４ 読み出し制御回路 １０５，１６５，５６５ ＯＲゲート １１０，１２０，５１０，５２０ キャプチャレジスタ １１２，１２２，１３６，１６６，５１２，５２２，５
３６，５３９，５６６ＡＮＤ回路 １３０，１３５，１３８，１５１，１６０，５３５，５
３８ インバータ １３１，１３３，１３４，１３７，１６１〜１６４，５
３１，５３３，５３４，５３７，５６１〜５６４ ラッ
チ回路 １５０ カウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プログラムまたはデータを記憶するため
   のメモリと、前記プログラムに従って演算処理を実行す
   るためのＣＰＵとを備えたマイクロコンピュータにおい
   て、 供給されるクロックにもとづいて内容を更新するための
   単数または複数個のカウンタと、 前記カウンタの内容をラッチするための複数個のキャプ
   チャレジスタと、 前記キャプチャレジスタが前記カウンタの内容をラッチ
   するタイミングを指定するための単数または複数のトリ
   ガ信号と、トリガ信号入力時に前記カウンタの内容をラ
   ッジするキャプチャレジスタを選択し、同一キャプチャ
   レジスタが連続して前記カウンタの内容をラッチするこ
   とを禁止するためのキャプチャレジスタ選択回路とを、 備えたマイクロコンピュータ。
2. 【請求項２】 前記キャプチャレジスタ選択路は、 前記各トリガ信号をラッチするための複数のラッチ手段
   と、 前記各トリガ信号が何番目のものであるかを判別するた
   めのトリガ判定手段とラッチ条件を判定するための複数
   のラッチ条件判定手段とから成る請求項１のマイクロコ
   ンピュータ。
3. 【請求項３】 前記各ラッチ手段はＤラッチ回路および
   ＲＳラッチ回路の組み合わせにより構成し、且つ、前記
   トリガ判定手段はＡＮＤ回路により構成し、且つ、前記
   各ラッチ条件判定手段はインバータおよび他のＡＮＤ回
   路により構成した請求項２のマイクロコンピュータ。