JPH05250066A - プログラマブルクロック合成回路 - Google Patents
プログラマブルクロック合成回路Info
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- JPH05250066A JPH05250066A JP4050246A JP5024692A JPH05250066A JP H05250066 A JPH05250066 A JP H05250066A JP 4050246 A JP4050246 A JP 4050246A JP 5024692 A JP5024692 A JP 5024692A JP H05250066 A JPH05250066 A JP H05250066A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000003786 synthesis reaction Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】
【目的】基本クロック周波数より高い周波数から低い周
波数まで任意のデューティレシオを有するクロック信号
を発生させる。 【構成】出力させたいクロック信号の周波数とデューテ
ィレシオの値を記憶しその値を出力する制御レジスタ５
と、制御レジスタ５の出力を所定のビット列に変換して
出力するデータ変換部６と、データ変換部６の出力を記
憶し入力されたアドレス値からＭ番目までのアドレスに
記憶しているデータを出力するメモリ部４とを設ける。
基本クロック発振器１の出力信号に同期し、アドレス値
を出力するアドレスカウンタ２により指定されたメモリ
部４内のアドレスからＭ番目までのデータをデータシリ
アライザ７Ａか７Ｂの内のシリアライザ制御回路１６が
交互に指定するシリアライザ制御信号で指定された方で
読み込み、データシリアライザ７Ａか７Ｂ内の出力制御
信号発生器１７で指定された方から同期信号発振器１８
の出力に同期したクロック信号を出力させる。
波数まで任意のデューティレシオを有するクロック信号
を発生させる。 【構成】出力させたいクロック信号の周波数とデューテ
ィレシオの値を記憶しその値を出力する制御レジスタ５
と、制御レジスタ５の出力を所定のビット列に変換して
出力するデータ変換部６と、データ変換部６の出力を記
憶し入力されたアドレス値からＭ番目までのアドレスに
記憶しているデータを出力するメモリ部４とを設ける。
基本クロック発振器１の出力信号に同期し、アドレス値
を出力するアドレスカウンタ２により指定されたメモリ
部４内のアドレスからＭ番目までのデータをデータシリ
アライザ７Ａか７Ｂの内のシリアライザ制御回路１６が
交互に指定するシリアライザ制御信号で指定された方で
読み込み、データシリアライザ７Ａか７Ｂ内の出力制御
信号発生器１７で指定された方から同期信号発振器１８
の出力に同期したクロック信号を出力させる。
Description
【０００１】
【産業上の利用分野】本発明はプログラマブルクロック
合成回路に関し、特にパーソナルコンピュータなどの情
報処理装置のクロック信号を生成するプログラマブルク
ロック合成回路に関する。
合成回路に関し、特にパーソナルコンピュータなどの情
報処理装置のクロック信号を生成するプログラマブルク
ロック合成回路に関する。
【０００２】
【従来の技術】従来のプログラマブルクロック合成回路
は、たとえばその一例をブロック図として図４に示した
ように、基本クロック信号を生成し出力する基本クロッ
ク発振器１と、内部に電圧制御発振器を持ち前述した基
本クロック信号の位相に同期した信号を出力するＰＬＬ
回路８と、外部から入力される設定信号を記憶しこの設
定信号に応じた選択信号を出力する制御レジスタ１０
と、ＰＬＬ回路の出力信号の持つ周波数を前述の選択信
号に応じた整数値で除した周波数のクロック信号として
出力するクロックセレクタ９より構成され、基本クロッ
ク信号をクロックセレクタ９により所望の周波数に変換
し、クロック信号として使用している。
は、たとえばその一例をブロック図として図４に示した
ように、基本クロック信号を生成し出力する基本クロッ
ク発振器１と、内部に電圧制御発振器を持ち前述した基
本クロック信号の位相に同期した信号を出力するＰＬＬ
回路８と、外部から入力される設定信号を記憶しこの設
定信号に応じた選択信号を出力する制御レジスタ１０
と、ＰＬＬ回路の出力信号の持つ周波数を前述の選択信
号に応じた整数値で除した周波数のクロック信号として
出力するクロックセレクタ９より構成され、基本クロッ
ク信号をクロックセレクタ９により所望の周波数に変換
し、クロック信号として使用している。
【０００３】
【発明が解決しようとする課題】上述した従来のプログ
ラマブルクロック合成回路は、基本クロック発振器１が
出力する基本クロック信号と同一の周波数を持つクロッ
ク信号か、基本クロック信号の周波数の値を１でない整
数値で除した値を周波数とするクロック信号しか出力す
ることができず、また、そのデューティレシオ、すなわ
ち、１周期中の全期間に亘る全時間に対する信号のレベ
ルが高レベルであるときの時間の割合は、ＰＬＬ回路８
で決められてしまい、可変とすることはできないという
欠点を有する。
ラマブルクロック合成回路は、基本クロック発振器１が
出力する基本クロック信号と同一の周波数を持つクロッ
ク信号か、基本クロック信号の周波数の値を１でない整
数値で除した値を周波数とするクロック信号しか出力す
ることができず、また、そのデューティレシオ、すなわ
ち、１周期中の全期間に亘る全時間に対する信号のレベ
ルが高レベルであるときの時間の割合は、ＰＬＬ回路８
で決められてしまい、可変とすることはできないという
欠点を有する。
【０００４】本発明の目的は、基本クロック周波数より
高い周波数をもつクロック周波数を得ることができ、か
つ、クロック信号のデューティレシオを可変とすること
のできるプログラマブルクロック合成回路を提供するこ
とにある。
高い周波数をもつクロック周波数を得ることができ、か
つ、クロック信号のデューティレシオを可変とすること
のできるプログラマブルクロック合成回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明のプログラマブル
クロック合成回路は、外部から入力された生成すべきク
ロック信号の周波数およびそのデューティレシオを記憶
し出力する制御レジスタと、前記制御レジスタの出力を
入力とし指定されたデューティレシオと周波数に応じ予
め定められたＳ個の要素から成るビット列に変換するデ
ータ変換部と、前記データ変換部の出力を一時記憶して
おき指定されたアドレス信号に対応するアドレスから前
記データ変換部の出力するビット列の要素数Ｓを予め定
められた整数値で除した値であるＭ番目のアドレスまで
の範囲に記憶している値を周波数データ列としてアドレ
スストローブ信号が加えられたとき出力するメモリ部
と、第１のシリアライザ制御信号が加えられたとき前記
周波数データ列を記憶し第１の出力制御信号が加えられ
たとき前記記憶した周波数データ列を同期信号に同期し
てシリアル値に変換しクロック信号として出力する第１
のデータシリアライザと、第２のシリアライザ制御信号
が加えられたとき前記周波数データ列を記憶し第２の出
力制御信号が加えられたとき前記記憶した周波数データ
列を前記同期信号に同期したシリアル値に変換しクロッ
ク信号として出力する第２のデータシリアライザと、基
本クロック信号を生成し出力する基本クロック発振器
と、前記基本発振器のＭ倍の周波数を持つ前記同期信号
を生成し出力する同期信号発振器と、前記基本クロック
発振器の波形の繰返し回数をカウントしその値をアドレ
ス信号として出力し前記カウント数が予め定められた回
数であるＳ／Ｍに達するとその値をリセットするアドレ
スカウンタと、前記基本クロック信号に同期し前記アド
レス信号より予め定められた時間だけ後で予め定められ
た長さの前記アドレスストローブ信号を出力するメモリ
コントローラと、前記基本クロック信号に同期し前記第
１と第２のシリアライザ制御信号を交互に出力するシリ
アライザ制御回路と、前記基本クロック信号に同期し前
記第２のシリアライザ制御信号が出力されているときに
は前記第１の出力制御信号をまた前記第１のシリアライ
ザ制御信号が出力されているときには前記第２の出力制
御信号を交互に出力する出力制御信号発生器とを備えて
構成されている。
クロック合成回路は、外部から入力された生成すべきク
ロック信号の周波数およびそのデューティレシオを記憶
し出力する制御レジスタと、前記制御レジスタの出力を
入力とし指定されたデューティレシオと周波数に応じ予
め定められたＳ個の要素から成るビット列に変換するデ
ータ変換部と、前記データ変換部の出力を一時記憶して
おき指定されたアドレス信号に対応するアドレスから前
記データ変換部の出力するビット列の要素数Ｓを予め定
められた整数値で除した値であるＭ番目のアドレスまで
の範囲に記憶している値を周波数データ列としてアドレ
スストローブ信号が加えられたとき出力するメモリ部
と、第１のシリアライザ制御信号が加えられたとき前記
周波数データ列を記憶し第１の出力制御信号が加えられ
たとき前記記憶した周波数データ列を同期信号に同期し
てシリアル値に変換しクロック信号として出力する第１
のデータシリアライザと、第２のシリアライザ制御信号
が加えられたとき前記周波数データ列を記憶し第２の出
力制御信号が加えられたとき前記記憶した周波数データ
列を前記同期信号に同期したシリアル値に変換しクロッ
ク信号として出力する第２のデータシリアライザと、基
本クロック信号を生成し出力する基本クロック発振器
と、前記基本発振器のＭ倍の周波数を持つ前記同期信号
を生成し出力する同期信号発振器と、前記基本クロック
発振器の波形の繰返し回数をカウントしその値をアドレ
ス信号として出力し前記カウント数が予め定められた回
数であるＳ／Ｍに達するとその値をリセットするアドレ
スカウンタと、前記基本クロック信号に同期し前記アド
レス信号より予め定められた時間だけ後で予め定められ
た長さの前記アドレスストローブ信号を出力するメモリ
コントローラと、前記基本クロック信号に同期し前記第
１と第２のシリアライザ制御信号を交互に出力するシリ
アライザ制御回路と、前記基本クロック信号に同期し前
記第２のシリアライザ制御信号が出力されているときに
は前記第１の出力制御信号をまた前記第１のシリアライ
ザ制御信号が出力されているときには前記第２の出力制
御信号を交互に出力する出力制御信号発生器とを備えて
構成されている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明のプログラマブルクロック合
成回路の一実施例を示すブロック図であり、図２は図１
に示したプログラマブルクロック合成回路の動作を示す
タイミングチャートであり、図３（Ａ）は図１に示され
ている制御レジスタ５の記憶内容を示す説明図であり、
図３（Ｂ）は図１に示されているデータ変換部６の内容
を示す説明図であり、図３（Ｃ）は図１に示されている
メモリ部４の記憶内容を示す説明図である。
成回路の一実施例を示すブロック図であり、図２は図１
に示したプログラマブルクロック合成回路の動作を示す
タイミングチャートであり、図３（Ａ）は図１に示され
ている制御レジスタ５の記憶内容を示す説明図であり、
図３（Ｂ）は図１に示されているデータ変換部６の内容
を示す説明図であり、図３（Ｃ）は図１に示されている
メモリ部４の記憶内容を示す説明図である。
【０００８】本実施例のプログラマブルクロック合成回
路は、図１に示すように、外部から入力されるクロック
合成回路が出力すべきクロック信号の周波数と、そのデ
ューティレシオとを記憶し出力する制御レジスタ５と、
制御レジスタ５の出力を入力としこの制御レジスタ５の
出力中で指定された周波数とデューティレシオを持つ予
め定められたビット数を生成し出力するデータ変換部６
と、データ変換部６の出力を入力とするメモリ部４と、
データメモリ部４が出力する周波数データ列を記憶しシ
リアルデータに変換しクロック信号として出力するデー
タシリアライザ７Ａおよび７Ｂと、基本クロック信号を
出力する基本クロック発振器１と、基本クロック信号の
周期を監視しカウントしそのカウント値をアドレス信号
としてメモリ部４に出力するアドレスカウンタ２と、基
本クロック信号を入力とし、基本クロック信号の一周期
ごとにメモリ部４に対して予め定められたタイミングで
アドレスストローブ信号を出力するメモリコントローラ
３と、基本クロック信号を入力とし基本クロック信号の
一周期ごとに予め定められたタイミングでデータシリア
ライザ７Ａと７Ｂとに交互にシリアライザ制御信号を出
力するシリアライザ制御回路１６と、基本クロック信号
を入力とし、この信号に同期して予め定められたタイミ
ングでデータシリアライザ７Ａと７Ｂとに交互にかつ前
述したシリアライザ制御信号が出力されていな方のデー
タシリアライザ７Ａか７Ｂに対して出力制御信号を出力
する出力制御信号発生器１７と、前述した基本クロック
信号の持つ周波数のＮ（Ｎは整数）倍の周波数を持つ同
期信号を出力する同期信号発振器１８とから構成されて
いる。
路は、図１に示すように、外部から入力されるクロック
合成回路が出力すべきクロック信号の周波数と、そのデ
ューティレシオとを記憶し出力する制御レジスタ５と、
制御レジスタ５の出力を入力としこの制御レジスタ５の
出力中で指定された周波数とデューティレシオを持つ予
め定められたビット数を生成し出力するデータ変換部６
と、データ変換部６の出力を入力とするメモリ部４と、
データメモリ部４が出力する周波数データ列を記憶しシ
リアルデータに変換しクロック信号として出力するデー
タシリアライザ７Ａおよび７Ｂと、基本クロック信号を
出力する基本クロック発振器１と、基本クロック信号の
周期を監視しカウントしそのカウント値をアドレス信号
としてメモリ部４に出力するアドレスカウンタ２と、基
本クロック信号を入力とし、基本クロック信号の一周期
ごとにメモリ部４に対して予め定められたタイミングで
アドレスストローブ信号を出力するメモリコントローラ
３と、基本クロック信号を入力とし基本クロック信号の
一周期ごとに予め定められたタイミングでデータシリア
ライザ７Ａと７Ｂとに交互にシリアライザ制御信号を出
力するシリアライザ制御回路１６と、基本クロック信号
を入力とし、この信号に同期して予め定められたタイミ
ングでデータシリアライザ７Ａと７Ｂとに交互にかつ前
述したシリアライザ制御信号が出力されていな方のデー
タシリアライザ７Ａか７Ｂに対して出力制御信号を出力
する出力制御信号発生器１７と、前述した基本クロック
信号の持つ周波数のＮ（Ｎは整数）倍の周波数を持つ同
期信号を出力する同期信号発振器１８とから構成されて
いる。
【０００９】今、同期信号発振器１８の発振周波数を基
本クロック発振器１の発振周波数のＭ（Ｍは整数）倍に
設定し、アドレスカウンタ２はそのカウント値がＮとな
ると、その値をリセットし新たに１からカウトを開始す
るように設定しておく。また、データ変換部６の出力は
Ｓ（Ｓは整数）個のビット列から成るものとし、Ｍ・Ｎ
の値がＳの整数倍となるように、データ変換部６により
出力させる。メモリ部４はこのＳ個のビット列を丁度記
憶するだけの記憶容量を有するものとしておく。
本クロック発振器１の発振周波数のＭ（Ｍは整数）倍に
設定し、アドレスカウンタ２はそのカウント値がＮとな
ると、その値をリセットし新たに１からカウトを開始す
るように設定しておく。また、データ変換部６の出力は
Ｓ（Ｓは整数）個のビット列から成るものとし、Ｍ・Ｎ
の値がＳの整数倍となるように、データ変換部６により
出力させる。メモリ部４はこのＳ個のビット列を丁度記
憶するだけの記憶容量を有するものとしておく。
【００１０】まず、制御レジスタ５に外部からデータシ
リアライザ７Ａと７Ｂとから出力させるべきクロック信
号の周波数とそのデューティレシオとを入力する。制御
レジスタ５はこの入力された値が、たとえば、周波数が
１０ＭＨｚであり、そのデューティレシオが５０％であ
るならば、たとえば、図３（Ａ）に示したようにこれら
周波数とデューティレシオの値とを記憶しその値をデー
タ変換部６に出力する。データ変換部６は入力された値
を図３（Ｂ）に示されているようなビット列に変換す
る、すなわち同期信号発振器１８の出力する同期信号に
よって制御レジスタ５に入力された周波数とデューティ
レシオを持つクロック信号がシリアライザ７Ａと７Ｂと
から出力されるような周期をもち全ビット数がＳ個であ
る値に変換してメモリ部４に出力し記憶させる。
リアライザ７Ａと７Ｂとから出力させるべきクロック信
号の周波数とそのデューティレシオとを入力する。制御
レジスタ５はこの入力された値が、たとえば、周波数が
１０ＭＨｚであり、そのデューティレシオが５０％であ
るならば、たとえば、図３（Ａ）に示したようにこれら
周波数とデューティレシオの値とを記憶しその値をデー
タ変換部６に出力する。データ変換部６は入力された値
を図３（Ｂ）に示されているようなビット列に変換す
る、すなわち同期信号発振器１８の出力する同期信号に
よって制御レジスタ５に入力された周波数とデューティ
レシオを持つクロック信号がシリアライザ７Ａと７Ｂと
から出力されるような周期をもち全ビット数がＳ個であ
る値に変換してメモリ部４に出力し記憶させる。
【００１１】図３（Ｃ）はメモリ部４に記憶されたデー
タの内容を示しており、Ｎ・Ｍ＝Ｓ箇のアドレスから構
成された記憶領域にデータ変換部６から入力されたデー
タが記憶されている状態を示している。すなわち、デー
タ変換部６の出力データは図３（Ｃ）の左上隅の記憶領
域から始まり横方向へ順次記憶され、Ｍ番目の記憶領域
まで記憶されると、それに続くデータは左上隅の直下部
のＮが２の部分に記憶され以下右方に向って順次記憶さ
れる、このようにして最後のデータは右下隅部の記憶領
域に記憶されることになる。
タの内容を示しており、Ｎ・Ｍ＝Ｓ箇のアドレスから構
成された記憶領域にデータ変換部６から入力されたデー
タが記憶されている状態を示している。すなわち、デー
タ変換部６の出力データは図３（Ｃ）の左上隅の記憶領
域から始まり横方向へ順次記憶され、Ｍ番目の記憶領域
まで記憶されると、それに続くデータは左上隅の直下部
のＮが２の部分に記憶され以下右方に向って順次記憶さ
れる、このようにして最後のデータは右下隅部の記憶領
域に記憶されることになる。
【００１２】このようにして所望のクロック信号を出力
させるために、予め制御レジスタ５とデータ変換部６に
よりメモリ部４に所望のデータを記憶させておく。
させるために、予め制御レジスタ５とデータ変換部６に
よりメモリ部４に所望のデータを記憶させておく。
【００１３】基本クロック発振器１より基本クロック信
号１１が図２に示すように出力されると、アドレスカウ
ンタ２が基本クロック信号１１の繰返し回数の値Ｎをカ
ウントしてそのカウント値Ｎをアドレス信号１２として
メモリ部４に出力する。アドレスカウンタ２は基本クロ
ック信号１１の繰返し周期ごとに１だけそのカウント値
を増加させ、カウント値がＮになるその値を出力した後
にカウント値をリセットして、カウント値を１から再カ
ウントするように設定しておく。
号１１が図２に示すように出力されると、アドレスカウ
ンタ２が基本クロック信号１１の繰返し回数の値Ｎをカ
ウントしてそのカウント値Ｎをアドレス信号１２として
メモリ部４に出力する。アドレスカウンタ２は基本クロ
ック信号１１の繰返し周期ごとに１だけそのカウント値
を増加させ、カウント値がＮになるその値を出力した後
にカウント値をリセットして、カウント値を１から再カ
ウントするように設定しておく。
【００１４】上述した基本クロック信号１１の一周期ご
とにこの基本クロック信号１１に同期して、アドレスス
トローブ信号１３がメモリコントローラ３よりメモリ部
４に出力される。アドレス部４はこのアドレスストロー
ブ信号のレベルが低レベルになっているとき、アドレス
信号１２で指定されたアドレス値から始まるＭ個の記憶
領域すなわち図３（Ｃ）に示した一行分のデータを周波
数データ列１４としてデータシリアライザ７Ａと７Ｂに
対して出力する。
とにこの基本クロック信号１１に同期して、アドレスス
トローブ信号１３がメモリコントローラ３よりメモリ部
４に出力される。アドレス部４はこのアドレスストロー
ブ信号のレベルが低レベルになっているとき、アドレス
信号１２で指定されたアドレス値から始まるＭ個の記憶
領域すなわち図３（Ｃ）に示した一行分のデータを周波
数データ列１４としてデータシリアライザ７Ａと７Ｂに
対して出力する。
【００１５】シリアライザ制御回路１６と出力制御信号
発生器１７は基本クロック信号１１に同期してシリアラ
イザ制御信号と出力制御信号とをそれぞれ出力する。シ
リアライザ制御信号はデータシリアライザ７Ａと７Ｂに
対して交互に出力される。また、出力制御信号もデータ
シリアライザ７Ａと７Ｂに対して交互にかつシリアライ
ザ制御信号が加えられていない方のデータシリアライザ
７Ａまたは７Ｂの何れかに対して出力される。
発生器１７は基本クロック信号１１に同期してシリアラ
イザ制御信号と出力制御信号とをそれぞれ出力する。シ
リアライザ制御信号はデータシリアライザ７Ａと７Ｂに
対して交互に出力される。また、出力制御信号もデータ
シリアライザ７Ａと７Ｂに対して交互にかつシリアライ
ザ制御信号が加えられていない方のデータシリアライザ
７Ａまたは７Ｂの何れかに対して出力される。
【００１６】ここでシリアライザ制御回路１６は最初に
出力するシリアライザ制御信号をデータシリアライザ７
Ａに対して出力するようにシリアライザ制御回路１６を
設定しておき、また、出力制御信号発生器１７は最初の
出力制御信号をデータシリアライザ７Ｂに出力するよう
に設定しておく。
出力するシリアライザ制御信号をデータシリアライザ７
Ａに対して出力するようにシリアライザ制御回路１６を
設定しておき、また、出力制御信号発生器１７は最初の
出力制御信号をデータシリアライザ７Ｂに出力するよう
に設定しておく。
【００１７】これらシリアライザ制御信号の出力レベル
が、たとえば、低レベルになったとき、データシリアラ
イザがメモリ部４から出力されているデータを読み込み
記憶し、また、出力制御信号が低レベルになったときデ
ータシリアライザから内部に記憶したデータをシリアル
に同期信号発振器１８の出力信号に同期してメモリ部４
に記憶されたデータのアドレス値の番号順にシリアルに
出力するように、これらデータシリアライザ７Ａと７Ｂ
とを設定しておく。
が、たとえば、低レベルになったとき、データシリアラ
イザがメモリ部４から出力されているデータを読み込み
記憶し、また、出力制御信号が低レベルになったときデ
ータシリアライザから内部に記憶したデータをシリアル
に同期信号発振器１８の出力信号に同期してメモリ部４
に記憶されたデータのアドレス値の番号順にシリアルに
出力するように、これらデータシリアライザ７Ａと７Ｂ
とを設定しておく。
【００１８】データシリアライザ７Ａと７Ｂの出力は図
１に示されているように並列に接続されているので、こ
れらデータシリアライザ７Ａと７Ｂからは、同期信号発
振器１８から出力される同期信号に同期したクロック信
号１５が出力されることになる。
１に示されているように並列に接続されているので、こ
れらデータシリアライザ７Ａと７Ｂからは、同期信号発
振器１８から出力される同期信号に同期したクロック信
号１５が出力されることになる。
【００１９】従って、基本クロック発振器１が出力する
基本クロック信号の周波数より大きな周波数を持って同
期信号発振器１８の出力する同期信号の周波数より小な
る周波数をもち、デューティレシオを任意の値に設定し
た信号を外部に出力することができる。
基本クロック信号の周波数より大きな周波数を持って同
期信号発振器１８の出力する同期信号の周波数より小な
る周波数をもち、デューティレシオを任意の値に設定し
た信号を外部に出力することができる。
【００２０】今までの説明で明らかなように、基本クロ
ック周波数１１に対して同期信号発振器１８の出力する
同期信号の周波数の比を大とすれば、より広い範囲でク
ロック信号の周波数とデューティレシオとを微細に変化
させることができる。
ック周波数１１に対して同期信号発振器１８の出力する
同期信号の周波数の比を大とすれば、より広い範囲でク
ロック信号の周波数とデューティレシオとを微細に変化
させることができる。
【００２１】
【発明の効果】以上説明したように、本発明のプログラ
マブルクロック合成回路は、制御レジスタ５に対して予
め出力させたいクロック信号の周波数とデューティレシ
オとを外部から入力しておき、制御レジスタ５の出力を
データ変換部６で所望のビット列を持つデータに変換
し、メモリ部４に記憶させておき、基本クロック発振器
１が出力する基本クロック信号１１に同期してアドレス
カウンタ２により呼び出すべきアドレスの最初の値を出
力させ、メモリコントローラ３の出力によりデータシリ
アライザ７Ａと７Ｂの両方にメモリ部４中の指定された
アドレス値から始まるＭ個のビット列を出力させる。基
本クロック信号１１の周波数よりも高い周波数を持つ同
期信号発振器１８の出力信号に同期させてクロック信号
を出力させるので、基本クロック信号１１より周波数の
高い周波数を持ち、しかもデューティレシオを変化させ
たクロック信号を出力させることができるという効果を
有する。
マブルクロック合成回路は、制御レジスタ５に対して予
め出力させたいクロック信号の周波数とデューティレシ
オとを外部から入力しておき、制御レジスタ５の出力を
データ変換部６で所望のビット列を持つデータに変換
し、メモリ部４に記憶させておき、基本クロック発振器
１が出力する基本クロック信号１１に同期してアドレス
カウンタ２により呼び出すべきアドレスの最初の値を出
力させ、メモリコントローラ３の出力によりデータシリ
アライザ７Ａと７Ｂの両方にメモリ部４中の指定された
アドレス値から始まるＭ個のビット列を出力させる。基
本クロック信号１１の周波数よりも高い周波数を持つ同
期信号発振器１８の出力信号に同期させてクロック信号
を出力させるので、基本クロック信号１１より周波数の
高い周波数を持ち、しかもデューティレシオを変化させ
たクロック信号を出力させることができるという効果を
有する。
【図１】本発明のプログラマブルクロック合成回路の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】本実施例のプログラマブルクロック合成回路に
おける動作を説明するタイミングチャートである。
おける動作を説明するタイミングチャートである。
【図３】図１に示された制御レジスタ５、データ変換部
６およびメモリ部４のデータの内容を示す説明図であ
る。
６およびメモリ部４のデータの内容を示す説明図であ
る。
【図４】従来のこの種のプログラマブルクロック合成回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
１ 基本クロック発振器 ２ アドレスカウンタ ３ メモリコントローラ ４ メモリ部 ７Ａ データシリアライザ ７Ｂ データシリアライザ １６ シリアライザ制御回路 １７ 出力制御信号発生器 １８ 同期信号発振器
Claims (1)
- 【請求項１】 外部から入力された生成すべきクロック
信号の周波数およびそのデューティレシオを記憶し出力
する制御レジスタと、前記制御レジスタの出力を入力と
し指定されたデューティレシオと周波数に応じ予め定め
られたＳ個の要素から成るビット列に変換するデータ変
換部と、前記データ変換部の出力を一時記憶しておき指
定されたアドレス信号に対応するアドレスから前記デー
タ変換部の出力するビット列の要素数Ｓを予め定められ
た整数値で除した値であるＭ番目のアドレスまでの範囲
に記憶している値を周波数データ列としてアドレススト
ローブ信号が加えられたとき出力するメモリ部と、第１
のシリアライザ制御信号が加えられたとき前記周波数デ
ータ列を記憶し第１の出力制御信号が加えられたとき前
記記憶した周波数データ列を同期信号に同期してシリア
ル値に変換しクロック信号として出力する第１のデータ
シリアライザと、第２のシリアライザ制御信号が加えら
れたとき前記周波数データ列を記憶し第２の出力制御信
号が加えられたとき前記記憶した周波数データ列を前記
同期信号に同期したシリアル値に変換しクロック信号と
して出力する第２のデータシリアライザと、基本クロッ
ク信号を生成し出力する基本クロック発振器と、前記基
本発振器のＭ倍の周波数を持つ前記同期信号を生成し出
力する同期信号発振器と、前記基本クロック発振器の波
形の繰返し回数をカウントしその値をアドレス信号とし
て出力し前記カウント数が予め定められた回数であるＳ
／Ｍに達するとその値をリセットするアドレスカウンタ
と、前記基本クロック信号に同期し前記アドレス信号よ
り予め定められた時間だけ後で予め定められた長さの前
記アドレスストローブ信号を出力するメモリコントロー
ラと、前記基本クロック信号に同期し前記第１と第２の
シリアライザ制御信号を交互に出力するシリアライザ制
御回路と、前記基本クロック信号に同期し前記第２のシ
リアライザ制御信号が出力されているときには前記第１
の出力制御信号をまた前記第１のシリアライザ制御信号
が出力されているときには前記第２の出力制御信号を交
互に出力する出力制御信号発生器とを備えることを特長
とするプログラマブルクロック合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050246A JPH05250066A (ja) | 1992-03-09 | 1992-03-09 | プログラマブルクロック合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050246A JPH05250066A (ja) | 1992-03-09 | 1992-03-09 | プログラマブルクロック合成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250066A true JPH05250066A (ja) | 1993-09-28 |
Family
ID=12853635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050246A Withdrawn JPH05250066A (ja) | 1992-03-09 | 1992-03-09 | プログラマブルクロック合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030233B2 (en) | 2011-09-29 | 2015-05-12 | Ps4 Luxco S.A.R.L. | Semiconductor device having serializer converting parallel data into serial data to output serial data from output buffer circuit |
-
1992
- 1992-03-09 JP JP4050246A patent/JPH05250066A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030233B2 (en) | 2011-09-29 | 2015-05-12 | Ps4 Luxco S.A.R.L. | Semiconductor device having serializer converting parallel data into serial data to output serial data from output buffer circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |