JPS5934025B2 - バツフアメモリ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は大容量エラステイツクバツフアメモリ、特に速
度変換を行う場合に用いられるエラステイツクバツフア
メモリの構成法に関する。

たとえば第１図ａに示すような１．５４４Ｍｂ／Ｓのデ
ィジタル信号を速度変換して第１図をに示すような２、
Ｏ４８Ｍｂ／Ｓのディジタル信号にする場合を考える。

ここで１．５４４Ｍｂ／Ｓ信号は１９３ビットで１フレ
ームを構成し２．０４８Ｍｂ／Ｓ信号は２５６ビットで
ｌフレームを構成し、双方のフレーム周期は一致してい
るものとする。又信号の変換則は、１．５４４Ｍｂ／Ｓ
信号の１フレームを構成する１９３ビットのうちフレー
ム同期信号（第１図ａではＦ印で示す）を除く１９２ビ
ットを、２．０４８Ｍｂ／Ｓ信号の１フレームを構成す
る２５６ビット中のあらかじめ定められた位置にのせ、
同上２５６ビット中の残りの６４ビット（２５６ビツト
ー１９２ビット）には２．０４８Ｍｂ／Ｓ信号のフレー
ム同期信号その他をのせるものとする。又１．５４４Ｍ
ｂ／Ｓ信号と２．０４８Ｍｂ／Ｓ信号のフレーム位相は
一般に合つておらず、さらに１．５４４Ｍｂ／Ｓ信号は
２０ビット程度の遅延変動（低周波ジッタを有している
ものとする。この場合フォーマット変換の手順としては
、まず１．５４４Ｍｂ／Ｓ信号を付随する１．５４４Ｍ
ｂ／Ｓクロックでバッファメモリに書き込み、次にメモ
リの内容を出力信号を規定している２．０４８Ｍｂ／Ｓ
クロックで所定の時刻に読み出すことになる。書き込み
クロックの位相と読み出しクロックの位相は、両者の周
波数の違いと入力信号の遅延変動のため、たえず相対的
に変動しているので、バッファメモリには書き込み動作
を読み出し動作と独立に行う機能、すなわちエラステイ
ツク機能が要求される。一方両信号のフレーム位相が合
つていないので、入力信号を出力フレームの所定の位置
にのせるためには、最悪ケースを考えると少なくとも１
．５４４Ｍｂ／Ｓ信号の１フレーム分、すなわち１９３
ビツトの容量が上記バツフアメモリに要求される。この
ような大容量のメモリとしては、いわゆるランダムアク
セスメモリ（以後ＲＡＭと称する。）が、集積度の高い
素子が市場に存在するという点で適当であるが、これは
一般に書き込みと読み出しを同時には行えない構成にな
つているため、そのままではエラステイツク動作を行え
ず、上記目的には使えない。一方集積度の小さい素子を
用いて回路を構成するとエラステイツク動作は可能にな
るが、メモリ容量の増大につれて回路規模が非常に大き
くなる。このため従来はたとえばメモリを２つに分け、
前段に集積度の小さい素子で構成したエラステイツクメ
モリを置き、これによりビツト位相同期をはかり、次に
ＲＡＭにより構成されるフレーム位相合わせ用メモリを
置く等の方式がとられシていた。この場合エラステイツ
クメモリは、入力信号のジツタと、１．５４４Ｍｂ／Ｓ
クロツクを２．０４８Ｍｂ／Ｓのバーストクロツクに変
換する時現われる等価的なジツタとを共に吸収できるだ
けの容量を持たなければならない。上記の例ではこ 乏
の値は２０〜３０ビツトであり、回路規模はやはり相当
大きくならざるをえないという欠点を有していた。本発
明の目的は、上記のような場合に用いられる大容量エラ
ステイツクバツフアメモリを簡単な３回路で構成する手
段を提供することにある。

第２図は本発明のバツフアメモリの構成を示すプロツク
図である。第２図において、２１はデイジタル信号の入
力端子、２２は上記デイジタル信号とビツト位相同期の
とれているクロツク信号の３入力端子、２３は本バツフ
アメモリの出力信号のビツト位相を定めるところのクロ
ツク信号の入力端子であり、その繰り返し周波数Ｆ２は
、端子２２に入力されるクロツク信号の繰り返し周波数
ｆ１より大であるものとする。さらに２４は２分周力４
ウンタ、２５は２４の出力をデータ入力とし端子２３に
はいるクロツクをトリガ入力とするりタイミング回路で
ある。さらに２６は２ビツトの容量を有するメモリであ
つて、２分周カウンタ２４の出力に制御されつつ入力デ
ータ信号を１ビツトずつ交互に記憶し、それぞれを２／
ｆ１の期間保持する。又２７は２５の出力に制御されて
２６の２つの出力のうち一方を選択する選択器、２８は
りタイミング回路２５の出力信号が変化する時点で出力
を発生する機能を有するパルス発生器、２９はランダム
アクセスメモリ回路（ＲＡＭ）、２１０はＲＡＭの書き
込みアドレスを指定するカウンタ、２１１はＲＡＭの読
み出しアドレスを指定するカウンタ、２１２は書き込み
可能制御信号の入力端子、２１３はＲＡＭの出力端子で
ある。第３図は第２図に示したプロツク図の一部に対す
る具体的な回路構成の一例である。

第２図と第３図において互いに同一の番号で示す部分は
、互いに同一の内容を表わす。又第４図は第３図におけ
る各部の波形を示すタイミング図である。以下に第３図
と第４図により本発明による回路の動作を詳しく説明す
る。第４図においてＡ，ｂ，ｃ・・・等の文字を付して
示す各タイミング図は第３図において同一の文字を付し
て示す位置におけるタイミング披形を示す。第４図にお
いて入カクロツクａは２分周回路２４にて２分周され、
ｂ及びｃの出力となる。

入力データｄはｂ及びｃにより２つのメモリに１ビツト
ずつ交互に記憶されｅ及びｆとなる。ａの繰り返し周波
数はｆ１であるから、ｅ及びｆにおける各ビツトの保持
時間Ｔ１はである。

一方端子２３には繰り返し周波数Ｆ２のクロツクｇが与
えられる。ここでとする。

ｂはりタイミング回路２５においてｇによりりタイミン
グされ、ｈとなる。ｉはｈを位相反転したものである。
ｇの繰り返し周期Ｔ２はであつて、これがりタイミング
までの最大持ち合わせ時間を与えるから、ｂの立ち上り
点までの時間Ｔ３に関し、が成立する。

又ｂの立ち下り点からｈの立ち下り点までの時間Ｔ４に
関しても全く同様にが成立する。

ｂの立ち上りからｂの立ち下りまではＴ１／２であるか
ら、結局ｂの立ち上りからｈの立ち下りまでの時間Ｔ５
に関しが成立する。

一方式（１）， 式（２）， 式（３）よりが成立する
。又式（６），式（７）よりが成立する（第５図）。

ｅにおけるデータの保持期間はｂの立ち上りからＴ１時
間であつたから、式（４）及び式（８）より、データの
保持期間は選択パルスｈの期間より広く、途中でデータ
が変わつてしまう事態が生じないことがわかる。この事
実はもう一方のデータ列ｆに関しても全く同じであり、
選択器出力ｌには入力のデータ列が脱落なくｇのクロツ
クで位相量子化されて現われる。チータ列ｌのビツトの
区切りにおいてｈはレベルが交互に反転しているが、ｈ
をｇクロツクの１／２ビツトだけ遅延させた波形Ｊとｈ
との排他的論理和をとることにより、その出力ｋに、ｈ
の変化点に対応したパルスを発生させることができる。
このパルス列ｋは、位相量子化されたデータ列ｌに同期
していることになるから、ｌをＲＡＭの入力データにし
、ｋをＲＡＭの書き込みアドレスカウンタの駆動クロツ
クにすることにより、データ入力に対応した書き込みア
ドレスを与えることができる。又ＲＡＭのデータ入力ｌ
及び書き込みクロツクｋはすでに、読み出しクロツクｇ
に位相量子化されているから、たとえばクロツクｇの高
レベル期間を読み出し期間に、又ｇの低レベル期間を書
き込み期間に割り当てることにより、ＲＡＭ動作を支障
なく行わせることができる。この際必要に応じて読み出
しアドレスと書き込みアドレスとを読み出し期間である
か書き込み期間であるかに従つて切り替えつつＲＡＭに
与えたり、書き込み期間内の適当な位相に書き込み可能
制御信号をＲＡＭに供給する技術はすでに公知である。
ＲＡＭ２９の書き込み読み出しの制御を第４図の例に従
つて詳しく述べる。

書き込みアドレスカウンタ２１０はパルス発生器２８の
出力ｋで駆動され、その出力は第４図ｎにて示される。
ｋはｈの変化点ごとにパルスとなつているので、ｋによ
つて駆動されたカウンタはランダムアクセスメモリのデ
ータ入力ｌが変化する時点で同じように変化していく。
すなわちデータ入力ごとに対応した書き込みアドレスが
与えられていく。データ入力波形ｌ及び書き込みアドレ
ス波形ｎの変化点はいずれも読み出しクロツクｇの立ち
上り点に一致しており、入カクロツクａ及び入力データ
ｄの位相は読み出しクロツクｇの位相に同期化されてラ
ンダムアクセスメモリ２９に与えられることになる。

ランダムアクセスメモリ２９の読み出しカウンタ２１１
は読み出しクロツクｇで１駆動されており、その出力は
第４図０にて示される。ｏにおけるＸは整数である。ラ
ンダムアクセスメモリ２９は読み出しクロツクｇの高レ
ベル区間では読み出しアドレスｏを採用し、クロツクｇ
の低レベル区間では書き込みアドレスｎを採用する。ラ
ンダムアドレスメモリ２９の実効的なアドレスは第４図
ｐにて示される。以上述べたようにランダムアドレスメ
モリ２９はすべて読み出しクロツクｇの位相で動作する
ことになる。この場合書き込み可能制御は第４図ｍに示
すように書き込み期間ごとに与えてもよいし、書き込み
アドレスが変更されるごとに１回だけ与えてもよい。

書き込み期間ごとに書き込み可能パルスを与える方式を
採用した場合データの変化しない時は、同一のデータを
同一のアドレスに２度以上書き込むことになるが何らさ
しつかえはない。又通常書き込みアドレスカウンタは入
力のデータ列のフレーム位相に同期させる必要があるが
、このためにフレーム同期回路を用いる場合は、第６図
に示すようにフレーム同期回路６１を選択器２７の出力
点に設置し、それにより書き込みアドレスカウンタ２１
０を制御することができる。第６図において第２図にお
けるものと同一の番号を付したものは第２図におけるも
のと各々同一の内容を示すものとする。又書き込みフレ
ーム位相と読み出しフレーム位相が近接した場合は、入
力信号に一定の遅延を与えることによつて両者の位相を
ずらし、バツフアメモリのオーバーフローやアンダーフ
ローの危険を避けることができる。

その場合の回路構成の一例を第７図に示す。第７図にお
いて７１はデイジタル遅延回路、７２は遅延回路７１の
入力か出力のいずれか一方を選択する第２の選択器、７
３は書き込みアドレスカウンタと読み出しアドレスカウ
ンタの位相を比較し、その結果に従つて上記第２の選択
器７２に制御信号を送るとともに、必要に応じて書き込
みアドレスカウンタにも制御信号を送つてフレーム同期
はずれを防ぐ機能を有するところの位相比較器である。
第７図において第２図又は第６図におけるものと同一の
番号を付して示したものはそれぞれ第２図又は第６図に
おいて該当するものと同一の内容を示すものとする。以
上の説明では書き込みクロツク周波数ｆ１より読み出し
クロツク周波数Ｆ２の方が高い場合の回路動作が述べら
れているが、両者のクロツク周波数が等しい時はＦ２＝
２ｆ１とし、読み出しを１回おきに行うことによつて本
発明の回路を使用できる。第８図にその場合の回路構成
の一例を示す。第８図において８１は２分周回路である
。第２図と第８図において互いに同一の番号を付したも
のは同一の内容を示すものとする。第８図において端子
２３に供給されるクロツクの繰り返し周波数は読み出し
クロツク周波数の２倍とする。以上説明したように本発
明による回路を用いれば簡単な回路構成で、大きな容量
を有するエラステイツクバツフアメモリを構成すること
ができる。

【図面の簡単な説明】

第１図は本発明の回路を適用すべき入出力信号のフレー
ム構成の一例、第２図は本発明の回路構成を示すプロツ
ク図、第３図は本発明の回路構成の一部に対する具体的
な回路構成の一例を示す図、第４図及び第５図は第３図
に示す回路構成図の動作を説明するためのタイミング図
、第６図、第７図、第８図は本発明の回路の応用例を示
すプロツク図である。 図において、２１はデイジタル信号の入力端子、２２は
入カクロツク信号の入力端子、２３は出力クロツク信号
の入力端子、２４は２分周カウンタ、２５はりタイミン
グ回路、２６はメモリ、２７は選択器、２８はパルス発
生器、２９はランダムアクセスメモリ回路（ＲＡＭ）、
２１０はＲＡＭの書き込みアドレスを指定するカウンタ
、２１１はＲＡＭの読み出しアドレスを指定するカウン
タ、２１２は書き込み可能制御信号の入力端子、２１３
はＲＡＭの出力端子である。

Claims (1)

【特許請求の範囲】
1. １ ディジタル信号の入力端子と、該ディジタル信号に
   位相同期した第１のクロックの入力端子と、該第１のク
   ロックの繰り返し周波数より高い繰り返し周波数を有す
   る第２のクロックの入力端子と、上記第１のクロックを
   入力とする２分周回路と、上記ディジタル信号を入力と
   し上記２分周回路の出力により制御され前記入力信号を
   １ビットごとに２系列展開し出力する２ビットのメモリ
   回路と、上記２分周回路の出力を上記第２のクロックに
   てリタイミングするリタイミング回路と、該リタイミン
   グ回路の出力に制御されて上記２ビットメモリ回路の２
   つの出力のうち一方を選択する機能を有する選択回路と
   、上記リタイミング回路出力が変化するたびに歩進する
   カウンタと、該カウンタ出力を書き込みアドレスとし上
   記選択回路出力をデータ入力とするランダムアクセスメ
   モリとを有するバッファメモリ回路。