JPH01230152A - キヤツシユ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータシステム等で用いられるキャ
ッシュ記憶装置に関するものである。

〔従来の技術〕

高速のプロセッサを低速の主メモリから切り離すために
、小容量の高速ローカルバッファ、即ち、キャッシュメ
モリが用いられている。このキャッシュメモリは主メモ
リ内の使用頻度の高いデータ、あるいは最後に使用され
たデータ等を格納しておき、プロセッサがメモリアクセ
スする際に、必要なデータがこのキャッシュメモリ内に
あれば、時間のかかる主メモリへのアクセスが不要とな
ってシステムの性能が向上する。

第２図は従来のキャッシュ記憶装置を示すブロック図ｔ
０、図において、１はプロセッサ、２はキャッシュメモ
リ３のヒツト判定、ブロック転送等を制御するキャッシ
ュコントローラで、該キャッシュメモリ３に対しキャッ
シュコントロール信号１２を出力する。４はプロツクパ
ソファメモリテアリ、■ブロックのデータを格納する高
速メモリである。該ブロックバッファメモリ４はキャッ
シュコントローラ２によす、ブロックバッファメモリコ
ントロール信号１３を介して制御される。

５は主メモリ、６はプロセッサアドレス信号９とブロッ
ク転送アドレス信号１０とを切替え、システムアドレス
信号１１を出力するセレクタ、７はシステムバス、８１
−ｊ、データ信号である。１４はデータラインバッファ
であり、プロセッサ１およびキャッシュメモリ３とブロ
ックバッファメモリ４のデータ信号８を分離、接続する
。

また、第３図（ａ）はプロセッサリード動作におけるキ
ャツシュヒツト時のデータの流れを示し、第３図（ｂ）
はブロック転送時のデータの流れを、また第３図（Ｃ）
はブロックバッファメモリ４中のデータがヒツトした場
合のデータの流れを示している。

次に動作について説明する。まず、プロセッサ１はリー
ド動作時にプロセッサアドレス信号９を出カスる。キャ
ッシュコントローラ２は前記のプロセッサアドレス信号
９によりキャッシュのヒツト判定ヲ行い、ヒツト（アク
センがキャッシュメモリだけで完了し、主メモリへのア
クセスが不要の場合）すればキャッシュコントロールｍ
号１２によりキャッシュメモリ３内の該当データをデー
タ信号８として出力させる。プロセッサ１は前記データ
信号８を受け取り、リードサイクルが完了する。この間
、主メモリ５からブロックバッファメモリ４へのデータ
ブロック転送が行われている場合は、データラインバッ
ファ１４はオフ状態にある。第３図（ａ）はこの時のデ
ータの流れを示している。キャッシュコントローラ２Ｕ
、キャッシュメモリ３内に該当データが存在しなかった
場合、すなわち、ミスした場合、ブロックバッファメモ
リ４に該当データが存在すｎば、これをプロセッサ１に
対して出力すると共にキャッシュメモリ３に格納する。

第３図（Ｃ）はこの時のデータの流れを示している。該
当データがキャッシュメモリ３およびブロックバッファ
メモリ４に存在しなかった場合は、主メそり５からシス
テムバス７を介し、ブロックバッファメモリ４に対して
データブロック転送が行われる。すなわち、プロセッサ
１は、データブロック転送中に要求データがデータ信号
８上に出力されるとこれを取９込み、リードサイクルを
完了する。しかし、この要求データはキャッシュメモリ
３にも同時に格納される。第３図（ｂＪはこの時のデー
タの流れを示している。リードサイクル完了後、プロセ
ッサ１はブロック転送の完了を待たずに、次のバスサイ
クルを開始し、キャッシュコントローラ２はデータライ
ンバッファ１４をオフにする。

〔発明が解決しようとする課題〕

従来のキャッシュ記憶装置は以上のように構成されてい
たので、主メモリからブロックバッファメモリへのデー
タブロック転送は、キャッシュメモリおよびブロックデ
ータバッファに対してミスした時点で開始されるため、
ヒツト率が低く、またミス確定からプロセッサがデータ
を受け取るまでの時間が長いという問題点がめった。

この発明は上記のような問題点を解消するためになされ
たもので、命令フェッチ等、メモリ上に連続的に配置さ
れたデータをアクセスする場合に、ブロックバッファメ
モリに対するデータの先取りを行うことができ、ヒツト
率を向上させることができるキャッシュ記憶装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係るキャッシュ記憶装置は、ブロックバッフ
ァメモリ中の最終アドレスに位置するデータがヒツトし
たことを検出するブロック最終データ検出器を設け、検
出時には、プロセッサが該データをリードした後、主メ
モリ上の該データ直後のアドレスに位置するデータブロ
ックをブロックバッファメモリへブロック転送するよう
に構成したものである。

〔作　用〕

この発明におけるキャッシュ記憶装置は、ブロック最終
データ検出器がブロックバッファメモリ中の最終データ
に対するプロセッサリード動作を検出した場合、次のリ
ード動作が開始されるのを待たずに、該データに連続す
るデータブロックをブロック転送するため、命令フェッ
チ等、メモリ上に連続したデータをリードする場合には
、ブロックバッファメモリに対し、先読みすることがで
き、ヒツト率が向上する。

〔実施例〕

以下、この発明の一実施例を図について説明する。図中
、第２図と同一の部分は同一の符号をもって図示した。

第１図において、１５はブロック最終データ検出器であ
り、プロセッサアドレス信号９により、プロセッサリー
ド動作における要求データが、ブロックバッファメモリ
４中の最終アドレスに位置するデータであることを検出
し、キャッシュコントローラ２に通知する。

次に動作について説明する。まず、プロセッサリード動
作時に、キャッシュコントローラ２がキャッシュメモリ
３に対してミスした場合、ブロックバッファメモリ４中
にプロセッサ要求データが存在するかどうかをチエツク
する。それと同時に、ブロック最終データ検出器１５は
、該データがブロックバッファメモリ４中の最終データ
かどうかを判断し、キャッシュコントローラ２に通知す
る。

キャッシュコントローラ２は該データがブロックバッフ
ァメモリ４中に存在し、かつ最終データであることを認
識すると、該データをプロセッサ１およびキャッシュメ
モリ３へ転送した後、次のプロセッサバスサイクルの開
始を待たずにブロック転送を起動する。このとき、ブロ
ック転送されるデータブロックは、主メモリ５上に該デ
ータに連続して位置するデータブロックである。一般に
命令コード等のデータは、主メモリ５上に実行の順番に
連続して配置されるため、これらのデータのブロックバ
ッファメモリ４への先取り動作となる可能性が高く、そ
の場合には、次のプロセッサリード動作においてブロッ
クバッファメモリ４に対してヒツトする。

なお、上記実施例では、ブロック最終データを検出した
場合は、無条件でブロック転送を起動しているが、プロ
セッサ１が出力する命令フェッチサイクル識別信号等を
用い、命令７工ツチサイクル時のみ、ブロック転送を起
動するよう構成してもよい。

〔発明の効果〕

以上のように、この発明によれば、ブロック最終データ
検出器によりブロックバッファメモリ中の最終データの
アクセスを検出した場合に、該データに連続するデータ
ブロックをブロックバッファメモリにブロック転送する
よう構成したので、命令フェッチサイクル時等において
、ブロックバッファメモリに対するデータの先取りを行
うことができ、ヒツト率が向上する効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるキャッシュ記憶装置
を示すブロック図、第２図は従来のキャッシュ記憶装置
を示すブロック図、第３図はこの装置および従来の装置
におけるデータの流れを示す図である。 １はプロセッサ、２はキャッシュコントローラ、３はキ
ャッシュメモリ、４はブロックバッファメモリ、５は主
メモリ、８はデータ信号、１５はブロック最終データ検
出器。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 （外２名） 第１図 第２図 第　３

Claims (1)

【特許請求の範囲】
1. プロセッサから出力されるリード信号によりキャッシュ
   メモリ内またはブロックバッファメモリ内のデータをデ
   ータ信号として前記プロセッサが受け取り、かつ前記キ
   ャッシュメモリおよび前記ブロツクバツフアメモリ内に
   該当データが存在しない時にはデータブロックを主メモ
   リから前記ブロックバッファメモリにブロック転送する
   キャッシュ記憶装置において、前記ブロックバッファメ
   モリ中の最終データに対するプロセッサリード動作を検
   出するブロック最終データ検出器と、前記ブロック最終
   データ検出器が前記最終データに対するプロセッサリー
   ド動作を検出したときに前記最終データに連続して位置
   する前記主メモリ上のデータブロックを前記ブロックバ
   ッファメモリにブロック転送する制御を行うキャッシュ
   コントローラとを有することを特徴とするキャッシュ記
   憶装置。