JPH05251407A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05251407A JP4050218A JP5021892A JPH05251407A JP H05251407 A JPH05251407 A JP H05251407A JP 4050218 A JP4050218 A JP 4050218A JP 5021892 A JP5021892 A JP 5021892A JP H05251407 A JPH05251407 A JP H05251407A
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Abstract

(57)【要約】 【目的】バイポーラトランジスタやＭＯＳトランジスタ
において、単結晶シリコン基板上の多結晶シリコンを選
択性良くエッチングする。 【構成】単結晶シリコン基板２上に成長された多結晶シ
リコン膜３からなるベース電極とそのベース電極の一部
を除去し、その領域にエミッタを形成する自己整合的な
バイポーラトランジスタにおいて、多結晶シリコン膜３
からなるベース電極の一部を除去する方法として、その
除去したい領域の多結晶シリコン膜３にリンあるいはヒ
素をコントロールよくイオン注入し、塩素を主体とした
ガスによる反応性イオンエッチングを行なう。 【効果】リン（ヒ素）注入領域のエッチングレートをシ
リコン基板１に対して２倍近くにする事により、基板１
と選択性をもたせる事ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にシリコン基板あるいは、多結晶シリコン膜
を深さ方向に制御性良くエッチングする方法に関する。
【０００２】
【従来の技術】近年、単結晶シリコン基板上に直接多結
晶シリコンを成長し、その多結晶シリコンを選択的にエ
ッチングするという半導体装置の製造方法は、ＬＳＩ製
造において、非常に重要な技術になっている。具体的な
例を説明する。
【０００３】例えば、Ｐ型多結晶シリコン３をグラフト
ベースに接続するベース電極に用いたバイポーラ・トラ
ンジスタにおいて、エミッタ部を開口するのに用いられ
る。具体的には、図３に示したように、選択的に酸化し
形成されたシリコン酸化膜２によって分離されたシリコ
ン基板１上にＰ+ 型の多結晶シリコン膜３を２００〜３
００ｎｍ（ナノメータ）、及びその上にシリコン酸化膜
４が２００〜３００ｎｍ成長され、これらの膜にエミッ
タ８，活性ベース７を形成するための開口を設ける際、
シリコン酸化膜４をフッ素系のガスを用いた反応性イオ
ンエッチ（以下ＲＩＥと略す）等の異方性エッチングを
行ない、次に露出したＰ+ 型多結晶シリコン膜３を塩素
系を主体としたガスを用いＲＩＥ等により異方性エッチ
ングする。
【０００４】上記のようにエッチングを行なう際、原理
的に多結晶シリコン３と単結晶シリコン１を選択的にエ
ッチングする事は不可能であり、Ｐ+ 型多結晶シリコン
膜３のみをエッチングし、単結晶基板をエッチングしな
いようにするのは、現状のエッチングレートの安定性，
エッチングの均一性等を考慮すると非常に困難である。
尚、Ｎ+ 型多結晶シリコン９はＮ型エミッタに接続する
エミッタ電極である。
【０００５】一方、ＭＯＳトランジスタを用いたＳＲＡ
Ｍのメモリーセルにおけるノード部の形成方法において
同様のエッチングが行なわれている。具体的には、図４
に示したように、選択的に酸化形成されたシリコン酸化
膜２によって分離されたシリコン基板１上にゲート酸化
膜１３とゲート酸化膜１３のノード部を選択的に除去し
た基板上に、ゲート電極用の多結晶シリコン１０が成長
され、続いてリンを拡散し、ゲート電極をパターニング
する。Ｎ+ 型多結晶シリコンゲートを形成する時、ドレ
イン１２が形成されるノード部のシリコン基板が直接エ
ッチングされる。
【０００６】この時、シリコン基板には、Ｎ+ 型多結晶
シリコンゲート膜１０を介してリンが拡散されているた
め、塩素系のガスを用いてエッチングするゲート・エッ
チングにおいてオーバーエッチング時にシリコン基板の
リン拡散領域のエッチングレートが大きいため、シリコ
ン基板のくぼみＡが形成される。
【０００７】
【発明が解決しようとする課題】この従来のバイポーラ
・トランジスタの場合、エミッタの開口時、シリコン基
板上の多結晶シリコンのみをエッチングする必要がある
が、多結晶シリコンとシリコン基板とのエッチング選択
比が得られないため、エッチングの均一性，エッチング
レートのコントロールを行なっても、多結晶シリコンが
エッチングしきれずに残ったり、逆にシリコン基板をエ
ッチングしすぎたり、安定して生産する事が困難であっ
た。
【０００８】例えば、多結晶シリコンが残った場合、エ
ミッタとベース電極がその残った多結晶シリコンを介し
て短絡する。また、シリコン基板をエッチングしすぎた
場合、グラフト・ベース６と活性ベース７の接続が十分
にできないため、ベース抵抗の増大、エミッタ−コレク
タ間のパンチ・スルー等の問題が発生した。
【０００９】一方、従来のＭＯＳトランジスタの場合、
ゲート電極用多結晶シリコン膜をエッチングした時のシ
リコン基板のくぼみにより、結晶欠陥が誘発され、微小
なノード・リークを発生させてデータ保持特性に悪影響
を与える問題があった。
【００１０】
【課題を解決するための手段】本発明の特徴は、単結晶
シリコン基板上に直接披着した多結晶シリコン膜の所定
領域を選択的にエッチングする工程を有する半導体装置
の製造方法において、少なくとも前記多結晶シリコン膜
の前記所定領域をＮ型にし、しかる後に塩素を主体とし
たガスを用いて前記所定領域に反応性イオンエッチング
を半導体装置の製造方法にある。前記多結晶シリコン膜
は自己整合的に製造されるバイポーラトランジスタのＰ
型のベース電極であり、Ｐ型の該多結晶シリコン膜の部
分であってＮ型に変換されて反応性イオンエッチングが
行なわれる前記所定領域は該ベース電極に自己整合的な
エミッタを形成するための窓開け部分であることができ
る。あるいは、前記単結晶シリコン基板上に直接披着し
た前記多結晶シリコン膜はＮ型の膜であり、かつ、該単
結晶シリコン基板の、たとえば高抵抗負荷型のＣＭＯＳ
ＳＲＡＭのノード部となる、ソースもしくはドレイン
の形成部分に直接披着している膜であることができる。
前記多結晶シリコン膜をＮ+ 型にする不純物導入法はド
ーズ量が１×１０15ｃｍ-2以上のリンもしくはヒ素のイ
オン注入法であることが好ましい。又、前記反応性イオ
ンエッチングは、Ｃｌ2 の単独ガス、又は、Ｃｌ2 とＢ
Ｃｌ3 ，Ｃｌ2 とＨＢｒ，Ｃｌ2 とＢＢｒ3 もしくはＣ
ｌ2 とＳｉＣｌ4 の混合ガスをエッチングガスとして行
なうことが好ましい。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）〜（Ｃ）は、本発明の第１の実施例の半
導体チップの製造方法を示す断面図である。
【００１２】まず、図１（Ａ）に示すように、シリコン
基板１を選択的に酸化し形成されたシリコン酸化膜２に
より区画された領域の露出したシリコン基板１上に、多
結晶シリコンを１００〜２００ｎｍ成長し、ベース電極
となるようにパターニングする。その後、ボロンあるい
はＢＦ2 を注入する事により、Ｐ+ 型多結晶シリコン３
を形成する。次に、例えばシリコン酸化膜４を化学的気
相成長法（以下ＣＶＤと略す）により２００〜３００ｎ
ｍ成長し、Ｐ+ 型多結晶シリコン膜上に絶縁膜を形成す
る。
【００１３】次に、図１（Ｂ）に示したように、所望の
領域にエミッタを形成するため、フォトレジスト５をマ
スクにして、シリコン酸化膜４を異方性エッチングし、
Ｐ+型多結晶シリコン３を露出させる。引き続き、フォ
トレジストをマスクにして、リンをイオン注入する。こ
のイオン注入のエネルギーとドーズ量は、Ｐ+ 型多結晶
シリコン膜３の膜厚に強く依存し、例えば膜厚２００ｎ
ｍの場合、４０ＫｅＶ〜５０ＫｅＶのエネルギーで１×
１０15〜５×１０15ｃｍ-2のリンを注入する。あるい
は、リンの代わりにヒ素を注入してもよいが、膜厚との
関係で選択するのが好ましい。このようにして注入され
たリンは、ほぼＰ+ 型多結晶シリコン膜３のエミッタ開
口部にその膜厚分より若干浅目に分布している。
【００１４】次に図１（Ｃ）に示したように、フォトレ
ジスト５をマスクに、リンの注入されたＮ+ 型多結晶シ
リコン膜を塩素を主体とした反応性イオンエッチングに
よりエッチングする。この場合、リンもしくは、ヒ素の
濃度が５×１０19ｃｍ-3以上の濃度にすることにより、
ボロン・ドープあるいは、無添加の多結晶シリコンに対
して、塩素主体の反応性イオンエッチングのＮ+ 型多結
晶シリコンのエッチングレートを１．５倍から２倍に増
大させる事が可能になる。このように、部分的にＮ+ 型
にする事により、多少エッチングレートがばらついてい
たり、エッチングの均一性が悪くても、そのばらつきを
大幅に吸収する事ができる。例えば、エッチングレート
の面内均一性が±１０％の条件を使用しても、実質的な
エッチングバラツキを±３％内にする事が可能になっ
た。その後、残余するＰ+ 型多結晶シリコン膜３からの
もしくはそれを通してのＰ型不純物導入でＰ+ 型グラフ
トベース６（図３）を形成し、開口１５を通してＰ型の
活性ベース７（図３）を形成し、開口１５に二酸化シリ
コン膜１４（図３）をサイドウォールとして形成し、そ
の内側にＮ型の不純物の導入によりＮ型のエミッタ８
（図３）を形成する。以上のように、エミッタ用の窓を
精度よく開口した後、ベース及びエミッタを順次作り込
んでゆく。
【００１５】図２（Ａ）〜（Ｃ）は、本発明の第２の実
施例の半導体チップの製造方法を示す断面図である。
【００１６】まず、図２（Ａ）に示すように、シリコン
基板１を選択的に酸化し形成されたシリコン酸化膜２に
より区画された領域の露出したシリコン基板１を１０〜
２０ｎｍ酸化しゲート酸化膜１３を形成する。次にノー
ド部形成のため、ゲート酸化膜１３の一部領域を除去
し、その後ゲート電極用の多結晶シリコン膜１０を１０
０〜２００ｎｍ成長する。次に、全面にリンもしくはヒ
素をイオン注入する。この条件としては、浅く注入する
事が大切であり、リンに対しては２０〜３０ＫｅＶ，ヒ
素に対しては３０〜５０ＫｅＶで１×１０15ｃｍ-2以上
のドーズ量を用いると良い。次に、注入されたリンもし
くはヒ素を多結晶シリコンと単結晶シリコン中の拡散定
数の差を利用して、７００℃〜８００℃の低温で拡散さ
せる。このようにする事により、シリコン基板１にリン
あるいはヒ素を拡散させる事なく、多結晶シリコン膜１
０中に均一に拡散させる事ができる。
【００１７】次に、図２（Ｂ）に示したように、ゲート
電極をフォトレジストをマスクに塩素系のガスを用いて
反応性イオンエッチングする。前述のように、Ｎ+ 型シ
リコンとＰ型もしくは無添加のシリコンとのエッチング
レート比はほぼ１．５〜２倍が得られるため、ゲート電
極エッチングの時、ノード部のシリコン基板のくぼみを
発生させる事なく、良好なエッチングを行なう事ができ
る。
【００１８】その後、図２（Ｃ）に示すように、ソー
ス，ドレイン１１，１２を形成すると同時に、たとえば
高抵抗負荷型のＣＭＯＳ ＳＲＡＭのノード部となる部
分にも、多結晶シリコン１０からリンもしくはヒ素をシ
リコン基板１に拡散させる。
【００１９】
【発明の効果】以上説明したように本発明は、Ｎ+ 型の
多結晶シリコンとＰ型もしくは無添加の多結晶シリコ
ン、あるいはシリコン基板のエッチングレートの比が
１．５〜２倍Ｎ+ 型多結晶シリコン基板の方が大きい塩
素系のガスを用いて多結晶シリコンをエッチングするの
で、単結晶シリコン上に成長された多結晶シリコン膜を
単結晶シリコン基板側に損傷を与える事なく選択的にエ
ッチングできるという効果を有する。
【００２０】特に、多結晶シリコンによるベース電極と
自己整合的に形成されるエミッタを有するバイポーラト
ランジスタのエミッタ開口において、シリコン基板と選
択的にエッチングできたので、トランジスタ歩留がほぼ
１００％を得る事ができた。
【００２１】また、高抵抗負荷型あるいはＴＦＴ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型のＣＭＯＳ
ＳＲＡＭのノード部において、ゲート電極のエッチン
グ時にシリコン基板のくぼみを抑える事が可能になり、
散発的なノードリーク不良がなくなり、ほぼ１０％良品
率が向上した。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造を工程順に示した
断面図。
【図２】本発明の第２の実施例の製造を工程順に示した
断面図。
【図３】従来のバイポーラトランジスタの不具合を示し
た断面図。
【図４】従来のＣＭＯＳ ＳＲＡＭのノード部での不具
合を示した断面図。
【符号の説明】
１ シリコン基板 ２ シリコン酸化膜 ３ Ｐ+ 型多結晶シリコン膜 ４ シリコン酸化膜 ６ グラフトベース ７ 活性ベース ８ エミッタ １０ Ｎ+ 型多結晶シリコンゲート １１ ソース １２ ドレイン １３ ゲート酸化膜 １４ 側面酸化膜 １５ 開口 Ａ シリコン基板のくぼみ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 単結晶シリコン基板上に直接披着した多
    結晶シリコン膜の所定領域を選択的にエッチングする工
    程を有する半導体装置の製造方法において、少なくとも
    前記多結晶シリコン膜の前記所定領域をＮ型にし、しか
    る後に塩素を主体としたガスを用いて前記所定領域に反
    応性イオンエッチングを行なう事を特徴とした半導体装
    置の製造方法。
  2. 【請求項２】 前記多結晶シリコン膜は自己整合的に製
    造されるバイポーラトランジスタのＰ型のベース電極で
    あり、Ｐ型の該多結晶シリコン膜の部分であってＮ型に
    変換されて反応性イオンエッチングが行なわれる前記所
    定領域は該ベース電極に自己整合的なエミッタを形成す
    るための窓開け部分である事を特徴とした請求項１に記
    載の半導体装置の製造方法。
  3. 【請求項３】 前記単結晶シリコン基板上に直接披着し
    た前記多結晶シリコン膜はＮ型の膜であり、かつ、該単
    結晶シリコン基板のソースもしくはドレインの形成部分
    に直接披着している事を特徴とした請求項１に記載の半
    導体装置の製造方法。
  4. 【請求項４】 前記多結晶シリコン膜をＮ型にする不純
    物導入法は、リンもしくはヒ素のイオン注入法である事
    を特徴とした請求項１、請求項２もしくは請求項３に記
    載の半導体装置の製造方法。
  5. 【請求項５】 前記イオン注入法はドーズ量が１×１０
    15ｃｍ-2以上のリンもしくはヒ素の注入である事を特徴
    とした請求項４に記載の半導体装置の製造方法。
  6. 【請求項６】 前記反応性イオンエッチングは、Ｃｌ2
    の単独ガス、又は、Ｃｌ2 とＢＣｌ3 ，ＨＢｒ，ＢＢｒ
    3 もしくはＳｉＣｌ4 との混合ガスをエッチングガスと
    して行なう事を特徴とした請求項１、請求項２、請求項
    ３、請求項４もしくは請求項６に記載の半導体装置の製
    造方法。
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