JPH0525406B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、直列パルス列のｎ（ｎは自然数）ビ
ツトを多数決判定する手段を有するデイジタル論
理回路に関する。

〔概要〕

本発明は、直列パルス列のｎビツトを多数決判
定する手段を有するデイジタル論理回路におい
て、 回路を、直列パルス列を受信する遅延回路と、
この遅延回路の出力と直列パルス列を比較して所
定の制御信号を出力する制御回路と、この制御回
路からの制御信号によつて制御されるアツプダウ
ンカウンタと、このアツプダウンカウンタの出力
結果を判定する判定回路とから構成することによ
り、 多数決判定する直列パルス列のビツト数が増大
しても回路規模の増大が小さくてすむよう回路を
簡単化したものである。

〔従来の技術〕

従来、この種のデイジタル論理回路は、第３図
に示すように、直列パルス列１を複数のデイジタ
ル信号９に変換する変換回路１０６と、変換回路
１０６から出力される複数のデイジタル信号９を
受信して多数決判定を行う、多数決判定回路１０
２ａから構成されていた。多数決判定回路１０２
ａは、演算回路１０７および判定回路１０５ａに
よつて構成される。また演算回路１０７は全加算
器と半加算器によつて構成される 〔発明が解決しようとする問題点〕 上述した従来のデイジタル論理回路は、直列パ
ルス列のビツト数が増すと回路規模が非常に大き
くなる欠点がある。

以下、第４図に示す具体例を用いて説明する。
第４図は、13ビツトの多数決判定手段を有するデ
イジタル論理回路の回路図である。第４図におい
て、変換回路１０６はＤ型フリツプフロツプ13個
を直列に並べて構成される。直列パルス列１が変
換回路１０６に入力され、クロツク信号４ａ入力
時の変換回路１０６内のＤ型フリツプフロツプ13
個の出力信号９が多数決判定回路１０２ａに入力
され、13個の信号の論理「１」または論理「０」
の数の多数決判定が行われる判定結果出力６が出
力される。ここで、多数決判定回路１０２ａは、
判定回路１０５ａと全加算器３０と半加算器４０
の組合せからなる演算回路１０７によつて構成さ
れる。多数決判定回路１０２ａは、13ビツトの直
列パルス列の論理「１」と論理「０」の数を多数
決判定を行つており、演算回路１０７は、全加算
器３０が７個、半加算器４０が14個で構成され、
回路規模が大きくなつている。これに対し、多数
決判定する直列パルス列が５ビツトの場合、演算
回路は全加算器３０が１個、半加算器４０が６個
となる。

本発明の目的は、上記の欠点を除去することに
より、多数決判定する直列パルス列のビツト数が
増大しても回路規模の増大が小さくてすむ簡単な
回路構成の多数決判定手段を有するデイジタル論
理回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、直列パルス列のｎ（ｎは自然数）ビ
ツトを多数決判定する手段を有するデイジタル論
理回路において、上記直列パルス列を受信する遅
延回路１０１と、この遅延回路の出力と上記直列
パルス列とを比較し不一致の場合にカウント動作
を指令する制御信号を出力する制御回路１０３
と、上記制御信号に基づき上記直列パルス列の論
理によりカウントアツプまたはカウントダウンを
行うアツプダウンカウンタ１０４と、このアツプ
ダウンカウンタのカウント値と予め設定された所
定値と比較してその大小に応じた多数決判定結果
を出力する判定回路１０５とを含むことを特徴と
する。

〔作用〕

本発明は、ｎビツト数の直列パルス列を遅延回
路によりｎビツト遅延させた遅延回路の出力と入
力中の直列パルス列を制御回路で比較し、双方の
論理が不一致の場合のみアツプダウンカウンタを
動作させる制御信号を出力する。アツプダウンカ
ウンタはこの制御信号により動作し、例えば、直
列パルス列が論理「１」、遅延回路の出力が論理
「０」ならばカウントアツプ、直列パルス列が論
理「０」、遅延回路の出力が論理「１」ならばカ
ウントダウン、両者の論理が同じ場合はノーカウ
ントで、それぞれ出力を判定回路へ出力する。判
定回路はこの出力について多数決判定を行うこと
により結果が得られる。

〔実施例〕

次に、本発明の実施例について図面を参照して
説明する。

第１図は本発明の一実施例を示すブロツク構成
図である。遅延回路１０１は、直列パルス列１を
受信し、クロツク信号４により出力信号２を出力
する。制御回路１０３は直列パルス列１と、遅延
回路の出力信号２を受信し、双方の信号の論理が
不一致の場合のみアツプダウンカウンタ１０４を
動作させる制御信号３を出力する。アツプダウン
カウンタ１０４は制御信号３により制御され、ク
ロツク信号４によりカウントする。判定回路１０
５はアツプダウンカウンタ１０４の出力信号５を
受信し、多数決の判定を行い判定結果６を出力す
る。なお、第１図において、制御回路１０３、ア
ツプダウンカウンタ１０４、判定回路１０５は多
数決回路１０２を構成する。

本発明の特徴は、第１図において、遅延回路１
０１、制御回路１０３、アツプダウンカウンタ１
０４および判定回路１０５を設けたことにある。

第２図は本発明の一実施例の具体例を示す回路
図であり、13ビツトの多数決判定手段を有する回
路である。遅延回路１０１はＤ型フリツプフロツ
プ14個で構成されている。ただし、遅延回路１０
１およびアツプダウンカウンタ１０４はリセツト
信号７により、初期設定されているものとする。
直列パルス列１が遅延回路１０１に入力され、ク
ロツク信号４によつてＤ型フリツプフロツプをシ
フトして行く。このとき、クロツク信号４入力時
の遅延回路１０１の出力信号２と、直列パルス８
を制御回路１０３によつて比較して判定し、排他
的オア回路からなる制御回路１０３の出力３によ
つて、Ｔ型フリツプフロツプ204個とアンド回路
７個とオア回路３個からなる２進のアツプダウン
カウンタ１０４を制御する。このときアツプダウ
ンカウンタ１０４は、制御回路１０３からの制御
信号３により、直列パルス８が論理「１」で遅延
回路１０１の出力信号２が論理「０」ならば、カ
ウントアツプ、直列パルス８が論理「０」で遅延
回路１０１の出力２が論理「１」ならば、カウン
トダウン、直列パルス８と遅延回路１０１の出力
信号２の論理が一致していれば、カウントしな
い。そしてＤ型フリツプフロツプ１０とアンド回
路１個、オア回路１個からなる判定回路１０５
は、アツプダウンカウンタ１０４の出力信号５を
受信して多数決判定を行う。

この結果、遅延回路１０１に入力された直列パ
ルス列１の論理「１」の数が７以上になつた場
合、論理「１」の数が論理「０」の数より大とな
り、判定回路１０５からその判定結果出力６が出
力される。

本発明による第２図の回路と、従来例の第４図
の回路（ともに13ビツトのパルス列）の部品点数
を比較すると、第４図の演算回路に相当する部分
以外はほぼ同様であるが、演算回路部分は、従来
は全加算器７個、半加算器14個が必要であつたの
に対し、本発明の回路では、Ｔ型フリツプフロツ
プ４個、アンド回路７個、オア回路３個、排他的
オア回路１個の簡単な回路構成になつている。

なお、本実施例においては、13ビツト分の論理
「１」の数の判定を行う場合について説明したが、
論理「０」の場合および他のビツト数の場合にお
いても同様に実施できる。

〔発明の効果〕

以上説明したように、本発明は、多数決判定回
路に、制御回路、アツプダウンカウンタおよび判
定回路を用いることにより、演算回路に半加算
器、全加算器を用いた従来の回路に比べ、回路規
模を小さくできる効果がある。特に、多数決判定
する直列パルス列のビツト数が多い場合ほどその
効果は大となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク構成
図。第２図はその一具体例を示す回路図。第３図
は従来例を示すブロツク構成図。第４図はその一
具体例を示す回路図。 １…直列パルス列、２，５…出力信号、３…制
御信号、４，４ａ…クロツク信号、６…判定結果
出力、７…リセツト信号、８…直列パルス、９…
デイジタル信号、１０…Ｄ型フリツプフロツプ、
２０…Ｔ型フリツプフロツプ、３０…全加算器、
４０…半加算器、１０１…遅延回路、１０２，１
０２ａ…多数決判定回路、１０３…制御回路、１
０４…アツプダウンカウンタ、１０５，１０５ａ
…判定回路、１０６…変換回路、１０７…演算回
路。

Claims (1)

1. 【特許請求の範囲】 １ 直列パルス列のｎ（ｎは自然数）ビツトを多
   数決判定する手段を有するデイジタル論理回路に
   おいて、 上記直列パルス列を受信する遅延回路１０１
   と、 この遅延回路の出力と上記直列パルス列とを比
   較し不一致の場合にカウント動作を指令する制御
   信号を出力する制御回路１０３と、 上記制御信号に基づき上記直列パルス列の論理
   によりカウントアツプまたはカウントダウンを行
   うアツプダウンカウンタ１０４と、 このアツプダウンカウンタのカウント値と予め
   設定された所定値と比較してその大小に応じた多
   数決判定結果を出力する判定回路１０５と を含むことを特徴とするデイジタル論理回路。