JPS6213123A - デイジタル論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分腎〕 本発明は、直列パルス列のｎ　（ｎは自然数）ビットを
多数決判定する手段を有するディジタル論理回路に関す
る。

〔概　要〕

本発明は、直列パルス列のｎビットを多数決判定する手
段を有するディジタル論理回路において、回路を、直列
パルス列を受信する遅延回路と、この遅延回路の出力と
直列パルス列を比較して所定の制御信号を出力する制御
回路と、この制御回路からの制御信号によって制御され
るアップダウンカウンタと、このアンプダウンカウンタ
の出力結果を判定する判定回路とから構成することによ
り、 多数決判定する直列パルス列のビット数が増大しても回
路規模の増大が小さくてすむよう回路を簡単化したもの
である。

〔従来の技術〕

従来、この種のディジタル論理回路は、第３図に示すよ
うに、直列パルス列１を複数のディジタル信号９に変換
する変換回路１０６と、変換回路１０６から出力される
複数のディジタル信号９を受信して多数決判定を行う、
多数決判定回路１０２ａから構成されていた。多数決判
定回路１０２ａは、演算回路１０７および判定回路１０
５ａによって構成される。また演算回路１０７は全加算
器と半加算器によって構成される 〔発明が解決しようとする問題点〕 上述した従来のディジタル論理回路は、直列パルス列の
ビット数が増すと回路規模が非常に大きくなる欠点があ
る。

以下、第４図に示す具体例を用いて説明する。

第４図は、１３ビツトの多数決判定手段を有するディジ
タル論理回路の回路図である。第４図において、変換回
路１０６はＤ型フリップフロップ１３個を直列に並べて
構成される。直列パルス列１が変換回路１０６に入力さ
れ、クロツク信号４８入力時の変換回路１０６内のＤ型
フリップフロップ１３個の出力信号９が多数決判定回路
１０２ａに人力され、１３個の信号の論理「１」または
論理「０」の数の多数決判定が行われる判定結果出力６
が出力される。

ここで、多数決判定回路１０２ａは、判定回路１０５ａ
と全加算器３０と半加算器４０の組合せからなる演算回
路１０７によって構成される。多数決判定回路１０２ａ
は、１３ビツトの直列パルス列の論理「１」と論理「０
」の数を多数決判定を行っており、演算回路１０７は、
全加算器３０が７個、半加算器４０が１４個で構成され
、回路規模が大きくなっている。これに対し、多数決判
定する直列パルス列が５ビツトの場合、演算回路は全加
算器３０が１個、半加算器４０が６個となる。

本発明の目的は、上記の欠点を除去することにより、多
数決判定する直列パルス列のビット数が増大しても回路
規模の増大が小さくてすむ簡単な回路構成の多数決判定
手段を有するディジタル論理回路を提供することにある
。

〔問題点を解決するための手段〕

本発明は、直列パルス列のｎ　（ｎは自然数）ビットを
多数決判定する手段を有するディジタル論理回路におい
て、−上記直列パルス列を受信する遅延回路（１０１）
と、この遅延回路の出力と上記面・列パルス列を比較し
所定の制御信号を出力する制御回路（１０３）と、この
制御回路からの制御信号によって制御されるアンプダウ
ンカウンタ（１０４）　　と、このアップダウンカウン
タの出力結果を判定する判定回路（１０５）とを含むこ
とを特徴とする。

〔作　用〕

本発明は、ｎビット数の直列パルス列を遅延回路により
ｎビット遅延させた遅延回路の出力と入力中の直列パル
ス列を制御回路で比較し、双方の論理が不一致の場合の
みアップダウンカウンタを動作させる制御信号を出力す
る。アップダウンカウンタはこの制御信号により動作し
、例えば、直列パルス列が論理「１」、遅延回路の出力
が論理「０」ならばカウントアツプ、直列パルス列が論
理「０」、遅延回路の出力が論理「１」ならばカウント
ダウン、両者の論理が同じ場合はノーカウントで、それ
ぞれ出力を判定回路へ出力する。判定回路はこの出力に
ついて多数決判定を行うことにより結果が得られる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。遅延回路１０１は、直列パルス列１を受信し、クロッ
ク信号４により出力信号２を出力する。制御回路１０３
は直列パルス列１と、遅延回路の出力信号２を受信し、
双方の信号の論理が不一致の場合のみアップダウンカウ
ンタ１０４を動作させる制御信号３を出力する。アップ
ダウンカウンタ１０４は制御信号３により制御され、ク
ロック信号４によりカウントする。判定回路１０５はア
ップダウンカウンタ１０４の出力信号５を受信し、多数
決の判定を行い判定結果６を出力する。なお、第１図に
おいて、制御回路１０３、アップダウンカウンタ１０４
、判定回路１０５は多数決回路１０２を構成する。

本発明の特徴は、第１図において、遅延回路１０１、制
御回路１０３、アップダウンカウンタ１０４および判定
回路１０５を設けたことにある。

第２図は本発明の一実施例の具体例を示す回路図であり
、１３ビットの多数決判定手段を有する回路である。遅
延回路１０１ばＤ型フリップフロップ１４個で構成され
ている。ただし、遅延回路１０１およびアップダウンカ
ウンタ１０４ハリセット信号７によ、初期設定されてい
るものとする。直列パルス列１が遅延回路１０１に入力
され、クロック信号４によってＤ型フリップフロップを
シフトして行く。このとき、クロツク信号４人力時の遅
延回路１０１の出力信号２と、直列パルス８を制御回路
１０３によって比較して判定し、排他的オア回路からな
る制御回路１０３の出力３によって、Ｔ型フリップフロ
ップ２０４個とアンド回路７個とオア回路３個からなる
２　ｉｉｉのアンプダウンカウンタ１０４を制御する。

このときアップダウンカウンタ１０４は、制御回路１０
３からの制御信号３により、直列パルス８が論理「１」
で遅延回路１０１の出力信号２が論理「０」ならば、カ
ウントアンプ、直列パルス８が論理「０」で遅延回路１
０１の出力２が論理「１」ならば、カウントダウン、直
列パルス８と遅延回路１０１の出力信号２の論理が一致
していれば、カウントシない。そしてＤ型フリップフロ
ップ１０とアンド回路１個、オア回路１個からなる判定
回路１０５は、アップダウンカウンタ１０４の出力信号
５を受信して多数決判定を行う。

この結果、遅延回路１０１に入力された直列パルス列１
の論理「１」の数が７以上になった場合、論理「１」の
数が論理「０」の数より大となり、判定回路１０５から
その判定結果出力６が出力される。

本発明による第２図の回路と、従来例の第４図の回路（
ともに１３ビツトのパルス列）の部品点数を比較すると
、第４図の演算回路に相当する部分以外はほぼ同様であ
るが、演算回路部分は、従来は全加算器７個、半加算器
１４個が必要であったのに対し、本発明の回路では、Ｔ
型フリップフロップ４個、アンド回路７個、オア回路３
個、排他的オア回路１個の簡単な回路構成になっている
。

なお、本実施例においては、１３ビット分の論理「１」
の数の判定を行う場合について説明したが、論理「０」
の場合および他のビット数の場合においても同様に実施
できる。

〔発明の効果〕

以上説明したように、本発明は、多数決判定回路に、制
御回路、アップダウンカウンタおよび判定回路を用いる
ことにより、演算回路に半加算器、全加算器を用いた従
来の回路に比べ、回路規模を小さくできる効果がある。

特に、多数決判定する直列パルス列のビット数が多い場
合はどその効果は大となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図はその一具体例を示す回路図。 第３図は従来例を示すブロック構成図。 第４図はその一具体例を示す回路図。 ■・・・直列パルス列、２．５・・・出力信号、３・・
・制御信号、４．４ａ・・・クロック信号、６・・・判
定結果出力、７・・・リセット信号、８・・・直列パル
ス、９・・・ディジタル信号、１０・・・Ｄ型フリップ
フロップ、２０・・・Ｔ型フリップフロップ、３０・・
・全加算器、４０・・・半加算器、１０１・・・遅延回
路、１０２．１０２ａ・・・多数決判定回路、１０３・
・・制御回路、１０４・・・アップダウンカウンタ、１
０５．１０５ａ・・・判定回路、１０６・・・変換回路
、１０７・・・演算回路。 実施例全体図 一１ＡＩＬ− 判定結果出力 □ □ ン １□

Claims (1)

【特許請求の範囲】
1. （１）直列パルス列のｎ（ｎは自然数）ビットを多数決
   判定する手段を有するディジタル論理回路において、 上記直列パルス列を受信する遅延回路（１０１）と、こ
   の遅延回路の出力と上記直列パルス列を比較し所定の制
   御信号を出力する制御回路（１０３）と、この制御回路
   からの制御信号によって制御されるアップダウンカウン
   タ（１０４）と、 このアップダウンカウンタの出力結果を判定する判定回
   路（１０５）と を含むことを特徴とするディジタル論理回路。