JPH0683020B2 - デイジタルフイルタのリセツト装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル回路に用いられるディジタルフィ
ルタのリセット装置に関するものである。

従来の技術 従来のディジタルフィルタの構成を第５図に示す。第５
図において、51はｎ段の遅延素子、52は遅延素子51をリ
セットするリセット端子、53は加算器、Ａは外部からの
入力信号、Ｂは外部への出力信号、Ｄは遅延素子51の出
力信号、ｅはリセット信号である。

この回路は外部入力信号Ａと遅延素子51の出力信号Ｄを
加算器53で加算するもので、くし形の伝達特性をもつデ
ィジタルフィルタである。従来の技術ではこのフィルタ
をリセットする手段として、遅延素子51にリセット端子
52を備えたものを用い、これにリセット信号ｅを入力す
ることによって遅延素子51を全段リセットして、フィル
タをリセットする方法が用いられていた。

発明が解決しようとする問題点 しかしながら、上記した構成では、ｎ段の遅延素子51は
リセット端子52を備えていることが必要であるが、この
リセット端子を備えた遅延素子は、このリセット素子を
備えていない遅延素子よりも回路規模が大きく、従って
遅延素子の段数ｎが大きい場合や、多ビットを並列に処
理する回路構成を用いる場合には、遅延素子が回路規模
の大部分を占め、上記リセット端子を備えた遅延素子を
用いると回路規模が相当大きくなるという欠点を有して
いた。

本発明は上記従来の問題点を解決するもので、遅延素子
としてリセット端子を備えていないものを用いても、リ
セットを行うことができるディジタルフィルタのリセッ
ト装置を提供することを目的とする。

問題点を解決するための手段 この目的を達成するために本発明は、少なくともｎ段の
遅延素子と、入力をそのまま出力するか入力によらず出
力をリセットするかを制御する出力制御端子を備えたス
イッチ回路と、前記スイッチ回路の出力と外部入力信号
とを加算する加算器と、ｎ段をカウントするカウンタ
と、前記カウンタの出力を入力とすると共に前記スイッ
チ回路へリセット信号を出力するリセット回路とを備え
た構成となっている。

作用 本発明は上記した構成により、ｎ段の遅延素子を全てリ
セットすると、ｎクロック後に信号が出力されるまでの
期間はクリアされた信号が加算器へ出力される。従って
遅延素子をリセットせず、加算器と遅延素子の間にスイ
ッチ回路を設け、通常の動作では遅延素子の出力をその
まま通過させ、リセット信号が入力されたらｎクロック
の期間遅延素子の出力を遮り、クリアされた信号を出力
することによって、遅延素子をリセットした場合と同じ
信号を加算器へ出力することができる。本発明は、この
原理を利用して、リセット端子を備えていない遅延素子
を用いたくし形ディジタルフィルタをリセットするもの
である。

実施例 以下本発明の実施例について、図面を参照しながら説明
する。第１図において、11は外部入力信号Ａを遅延させ
るｎ段の遅延素子、12は遅延素子11の出力を入力すると
共に出力制御端子13の入力により出力を切替えるスイッ
チ回路、13はスイッチ回路12の出力制御端子、14は外部
入力信号Ａとスイッチ回路12の出力Ｄを加算する加算
器、15は遅延素子11の遅延時間に等しい時間をカウント
するカウンタ、16はカウンタ15の出力を入力すると共に
スイッチ回路12の出力制御端子13へリセット信号を出力
するリセット回路である。

以下第１図を用いてその動作を説明する。

第１図でスイッチ回路12は通常の動作ではｎ段遅延素子
11からの出力信号Ｃをそのまま通過させ、スイッチ回路
12の出力信号Ｄが加算器14へ入力している。

リセット信号ｅがカウンタ15へ入力すると、カウンタ15
はｎ段のカウントを始めると共に、リセット回路16へカ
ウンタ出力信号ｆを出力する。ｎ段をカウントし終える
と、カウンタ15は動作を終了して停止すると共にカウン
タ出力信号ｆの出力を終える。

リセット回路16はカウンタ出力信号ｆが入力されている
期間、スイッチ回路12の出力信号Ｄをクリアする出力制
御端子13へリセット信号ｇを出力する。

リセット信号ｇが出力制御端子13へ入力している期間
は、スイッチ回路12は遅延素子11の出力信号Ｃを通過さ
せず、クリアされた信号をスイッチ回路12の出力信号Ｄ
として出力する。従って、このときのスイッチ回路12の
出力信号Ｄは、第５図に示した遅延素子51をリセットし
た場合の遅延素子出力信号Ｄに等しく、リセットが完了
する。

第２図にカウンタ15の例を示す。これは、ｎ＝４の場合
の構成である。リセット信号ｅが“1"になるとORゲート
24の出力が“1"となりこれが半加算器22に入力され、カ
ウントが始まる。Ｄ型フリップフロップ21の出力が共に
“1"となると、NANDゲート23の出力は“0"となって、リ
セット信号ｅが既に“0"に戻っていればORゲート24の出
力は“0"となりカウントが停止する。この回路で、ORゲ
ート24の出力はカウント動作が行なわれているときのみ
“1"となるので、これをカウンタ出力信号ｆとする構成
となっている。

第３図にリセット回路16の例を示す。スイッチ回路12の
出力信号Ｄをクリアするためには、出力制御端子13へ負
論理のリセット信号ｇを入力しなければならないので、
カウンタ出力信号ｆをNOTゲート31で反転し、出力をリ
セット信号ｇとする構成となっている。

第４図にスイッチ回路12の例を示す。リセット信号ｇが
“1"のときは、遅延素子出力信号Ｃがそのまま出力さ
れ、リセット信号ｇが“0"になると出力は常に“0"とな
るように、ANDゲート41を用いた構成となっている。

発明の効果 本発明は、カウンタ，リセット回路およびスイッチ回路
を用いることにより、リセット端子を備えていない遅延
素子を用いて構成されたくし形ディジタルフィルタをリ
セットすることを可能にするものである。

【図面の簡単な説明】

第１図は本発明の一実施例のくし形ディジタルフィルタ
のリセット装置のブロック図、第２図は第１図に示した
カウンタの回路図、第３図は第１図に示したリセット回
路の回路図、第４図は第１図に示したスイッチ回路の回
路図、第５図は従来例のブロック図である。 11……ｎ段遅延素子、12……スイッチ回路、13……出力
制御端子、14……加算器、15……カウンタ、16……リセ
ット回路、21……Ｄ型フリップフロップ、22……半加算
器、23……NANDゲート、24……ORゲート、31……NOTゲ
ート、41……ANDゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくとも外部入力信号を遅延させるｎ段
   の遅延素子と、前記ｎ段の遅延素子の出力を入力とする
   と共に、出力制御端子への入力信号により入力をそのま
   ま出力するか、または入力に関係なく出力をリセットす
   るかを制御するスイッチ回路と、前記外部入力信号と前
   記スイッチ回路の出力とを加算する加算器と、前記ｎ段
   の遅延素子の遅延時間に等しい時間をカウントするカウ
   ンタと、前記カウンタの出力を入力とすると共に、前記
   スイッチ回路の出力制御端子へリセット信号を出力する
   リセット回路とを具備したことを特徴とするディジタル
   フィルタのリセット装置。