JPH05257750A - ウォッチドッグタイマ制御回路 - Google Patents
ウォッチドッグタイマ制御回路Info
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- JPH05257750A JPH05257750A JP4054672A JP5467292A JPH05257750A JP H05257750 A JPH05257750 A JP H05257750A JP 4054672 A JP4054672 A JP 4054672A JP 5467292 A JP5467292 A JP 5467292A JP H05257750 A JPH05257750 A JP H05257750A
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- Japan
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- timer
- unit
- timeout
- stop
- central processing
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Abstract
(57)【要約】
【目的】 中央処理装置の暴走監視にもちいるウォッチ
ドッグタイマ制御回路に関し、テストプログラムの作成
時にタイムアウトの停止・起動制御を可能にするウォッ
チドッグタイマ制御回路を提供することを目的とする。 【構成】 一定時間後にタイムアウトを送出するタイマ
部２と、中央処理装置１にアクセスされて前記タイマ部
２が出力するタイムアウトの設定時間を可変制御するタ
イムアウト時間可変制御部３と、前記中央処理装置１に
アクセスされて前記タイマ部２を一定時間ごとにリセッ
トして再カウント起動するタイマクリア部４を備えたも
のにおいて、前記中央処理装置１からアクセスにより前
記タイマ部２のタイムアウト出力の停止・起動を行うタ
イマ停止・起動制御部５を設けるように構成する。
ドッグタイマ制御回路に関し、テストプログラムの作成
時にタイムアウトの停止・起動制御を可能にするウォッ
チドッグタイマ制御回路を提供することを目的とする。 【構成】 一定時間後にタイムアウトを送出するタイマ
部２と、中央処理装置１にアクセスされて前記タイマ部
２が出力するタイムアウトの設定時間を可変制御するタ
イムアウト時間可変制御部３と、前記中央処理装置１に
アクセスされて前記タイマ部２を一定時間ごとにリセッ
トして再カウント起動するタイマクリア部４を備えたも
のにおいて、前記中央処理装置１からアクセスにより前
記タイマ部２のタイムアウト出力の停止・起動を行うタ
イマ停止・起動制御部５を設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置の暴走監
視にもちいるウォッチドッグタイマ制御回路に関する。
視にもちいるウォッチドッグタイマ制御回路に関する。
【０００２】
【従来の技術】コンピユータシステムにおいて、中央処
理装置（ＣＰＵ）の暴走監視のタイムアウトを出力する
ウォッチドッグタイマ回路は、電源立ち上げ後に自動的
に起動するのが一般的である。
理装置（ＣＰＵ）の暴走監視のタイムアウトを出力する
ウォッチドッグタイマ回路は、電源立ち上げ後に自動的
に起動するのが一般的である。
【０００３】特開昭６３−９５５４６および特開平２−
２５２０３４には、ＣＰＵの暴走監視のタイムアウト時
間をハードウエア或いはソフトウエア制御により可変に
するウォッチドッグタイマ回路が示されている。
２５２０３４には、ＣＰＵの暴走監視のタイムアウト時
間をハードウエア或いはソフトウエア制御により可変に
するウォッチドッグタイマ回路が示されている。
【０００４】しかしながら、装置の試験時等において
は、該タイムアウト時間を考慮しながらテストプログラ
ムを作成する必要がある場合がある。このような場合、
ＣＰＵからのソフトウエア制御により、一時的にタイム
アウトの送出を停止させておいて、再びテスト終了後に
タイムアウトを再送出させる機能があれば、テストプロ
グラムの作成時にウォッチドッグタイマ制御回路の監視
時間を考慮しながらテストプログラムを作成する必要が
なくなる。
は、該タイムアウト時間を考慮しながらテストプログラ
ムを作成する必要がある場合がある。このような場合、
ＣＰＵからのソフトウエア制御により、一時的にタイム
アウトの送出を停止させておいて、再びテスト終了後に
タイムアウトを再送出させる機能があれば、テストプロ
グラムの作成時にウォッチドッグタイマ制御回路の監視
時間を考慮しながらテストプログラムを作成する必要が
なくなる。
【０００５】なお、上記に示した従来例の技術には、例
えばテストプログラムの作成時にタイムアウトの停止・
起動制御についての記載は見当たらず、ハードウエア構
成によるタイムアウトの停止・起動制御の可能なウォッ
チドッグタイマ制御回路の提供が望まれる。
えばテストプログラムの作成時にタイムアウトの停止・
起動制御についての記載は見当たらず、ハードウエア構
成によるタイムアウトの停止・起動制御の可能なウォッ
チドッグタイマ制御回路の提供が望まれる。
【０００６】
【発明が解決しようとする課題】従って、従来例の回路
方式においては、例えばテストプログラムの作成時にタ
イムアウト監視時間の考慮が必要になるという課題があ
る。
方式においては、例えばテストプログラムの作成時にタ
イムアウト監視時間の考慮が必要になるという課題があ
る。
【０００７】本発明は、テストプログラムの作成時にタ
イムアウトの停止・起動制御を可能にするウォッチドッ
グタイマ制御回路を提供することを目的とする。
イムアウトの停止・起動制御を可能にするウォッチドッ
グタイマ制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、一定時間後にタイムアウトを送出するタ
イマ部２と、中央処理装置１にアクセスされて前記タイ
マ部２が出力するタイムアウトの設定時間を可変制御す
るタイムアウト時間可変制御部３と、前記中央処理装置
１にアクセスされて前記タイマ部２を一定時間ごとにリ
セットして再カウント起動するタイマクリア部４を備え
たものにおいて、前記中央処理装置１からアクセスによ
り前記タイマ部２のタイムアウト出力の停止・起動を行
うタイマ停止・起動制御部５を設けるように構成する。
め本発明では、一定時間後にタイムアウトを送出するタ
イマ部２と、中央処理装置１にアクセスされて前記タイ
マ部２が出力するタイムアウトの設定時間を可変制御す
るタイムアウト時間可変制御部３と、前記中央処理装置
１にアクセスされて前記タイマ部２を一定時間ごとにリ
セットして再カウント起動するタイマクリア部４を備え
たものにおいて、前記中央処理装置１からアクセスによ
り前記タイマ部２のタイムアウト出力の停止・起動を行
うタイマ停止・起動制御部５を設けるように構成する。
【０００９】また、前記中央処理装置１からアクセスを
２挙動以上の順序アクセスで動作するように形成し、当
該２挙動数以上の順序アクセスで前記タイマ部２からの
タイムアウト出力を停止・起動するように、前記タイマ
停止・起動制御部５のなかに当該挙動数に対応した個数
の直列接続のフリップフロップ回路52c,52d ・・・を設
けるように構成する。
２挙動以上の順序アクセスで動作するように形成し、当
該２挙動数以上の順序アクセスで前記タイマ部２からの
タイムアウト出力を停止・起動するように、前記タイマ
停止・起動制御部５のなかに当該挙動数に対応した個数
の直列接続のフリップフロップ回路52c,52d ・・・を設
けるように構成する。
【００１０】
【作用】本発明は図１に示すごとく、タイマクリア部４
によるリセット後に、自動的にタイマ部２はタイムアウ
ト時間可変制御部３の初期値によって決められたカウン
ト値から起動を開始し、かつ、ＣＰＵ１から該初期値に
よって決められた時間内にタイムアウト時間の変更を行
うウォッチドッグタイマ制御回路10の中に、１挙動また
は２挙動以上のアクセスで動作するタイマ停止・起動制
御部５を設け、ＣＰＵ１からの順序アクセスによりタイ
ムアウトの停止と再起動を可能なるようにしている。
によるリセット後に、自動的にタイマ部２はタイムアウ
ト時間可変制御部３の初期値によって決められたカウン
ト値から起動を開始し、かつ、ＣＰＵ１から該初期値に
よって決められた時間内にタイムアウト時間の変更を行
うウォッチドッグタイマ制御回路10の中に、１挙動また
は２挙動以上のアクセスで動作するタイマ停止・起動制
御部５を設け、ＣＰＵ１からの順序アクセスによりタイ
ムアウトの停止と再起動を可能なるようにしている。
【００１１】
【実施例】以下、図２〜図５をもちいて本発明を説明す
る。なお、図２は図１に対応し、また、図３は図１を１
挙動アクセスに適用した場合を示し、図４と図５は図１
を２挙動アクセスに適用した場合を示す。
る。なお、図２は図１に対応し、また、図３は図１を１
挙動アクセスに適用した場合を示し、図４と図５は図１
を２挙動アクセスに適用した場合を示す。
【００１２】図２は本発明の第１実施例の回路を示す図
であり、ウォッチドッグタイマ制御回路の構成を示して
いる。図２において、１はＣＰＵであり、10はウォッチ
ドッグタイマ制御回路である。なお、該ウォッチドッグ
タイマ制御回路10には、タイマ部２に対応するカウンタ
2aとタイムアウト時間可変制御部３に対応するタイムア
ウト時間可変レジスタ3aとタイマクリア部４に対応する
タイマクリアレジスタ4aとタイマ停止・起動制御部５に
対応するタイマ停止・起動制御レジスタ5a、およびノア
ゲート6a,6b を備える。
であり、ウォッチドッグタイマ制御回路の構成を示して
いる。図２において、１はＣＰＵであり、10はウォッチ
ドッグタイマ制御回路である。なお、該ウォッチドッグ
タイマ制御回路10には、タイマ部２に対応するカウンタ
2aとタイムアウト時間可変制御部３に対応するタイムア
ウト時間可変レジスタ3aとタイマクリア部４に対応する
タイマクリアレジスタ4aとタイマ停止・起動制御部５に
対応するタイマ停止・起動制御レジスタ5a、およびノア
ゲート6a,6b を備える。
【００１３】図２に示すごとく、カウンタ2aは電源立上
げと共にノアゲート6aを介して入力する第１のリセット
信号でロードされ、所定の初期値を起点にシステムクロ
ック（ＣＫ）に叩かれてカウントを開始する。
げと共にノアゲート6aを介して入力する第１のリセット
信号でロードされ、所定の初期値を起点にシステムクロ
ック（ＣＫ）に叩かれてカウントを開始する。
【００１４】なお、タイマクリアレジスタ4aはＣＰＵ１
からのアクセスで第１のリセット信号をノアゲート6bを
介してカウンタ2aに加え、該カウンタ2aがフルカウント
に達する前にリセットされる。
からのアクセスで第１のリセット信号をノアゲート6bを
介してカウンタ2aに加え、該カウンタ2aがフルカウント
に達する前にリセットされる。
【００１５】また、タイムアウト時間可変レジスタ3a
は、システムリセットで定期的にリセットされ、ＣＰＵ
１からのアクセスでカウンタ2aを所定の初期値に設定さ
れる。従って、電源が立ち上げられてカウンタ2aに対し
てノアゲート6aを介するシステムリセットがロードされ
ると、タイマクリアレジスタ4aの出力によりリセットさ
れているカウンタ2aはタイムアウト時間可変レジスタ3a
が出力する初期設定値を取り込んで自動的に走行を始
め、カウンタ2aのカウント値がフルカウントに達する前
にリセットがなければ、フルカウントでＣＰＵ１のタイ
ムアウトを示すエラーアラームを発行する。
は、システムリセットで定期的にリセットされ、ＣＰＵ
１からのアクセスでカウンタ2aを所定の初期値に設定さ
れる。従って、電源が立ち上げられてカウンタ2aに対し
てノアゲート6aを介するシステムリセットがロードされ
ると、タイマクリアレジスタ4aの出力によりリセットさ
れているカウンタ2aはタイムアウト時間可変レジスタ3a
が出力する初期設定値を取り込んで自動的に走行を始
め、カウンタ2aのカウント値がフルカウントに達する前
にリセットがなければ、フルカウントでＣＰＵ１のタイ
ムアウトを示すエラーアラームを発行する。
【００１６】このようにウォッチドッグタイマ制御回路
10が動作している際に、該カウンタ2aのフルカウント動
作の時間内にＣＰＵ１の制御でタイマ停止・起動制御レ
ジスタ5aからの第２のリセット信号をノアゲート6bを介
してカウンタ2aに加えると、カウンタ2aは初期値の設定
カウントに戻り、暴走監視のタイムアウトを示すエラー
アラームの発行は停止される。
10が動作している際に、該カウンタ2aのフルカウント動
作の時間内にＣＰＵ１の制御でタイマ停止・起動制御レ
ジスタ5aからの第２のリセット信号をノアゲート6bを介
してカウンタ2aに加えると、カウンタ2aは初期値の設定
カウントに戻り、暴走監視のタイムアウトを示すエラー
アラームの発行は停止される。
【００１７】上記したように、カウンタ2aがタイムアウ
トを出力する前にタイムアウト時間可変レジスタ3aにア
クセスすれば以後のタイムアウト時間の変更が可能であ
り、また、ＣＰＵ１のアクセスでタイマ停止・起動制御
レジスタ5aを制御して第２リセットをカウンタ2aに加え
ることによりタイムアウトの送出を任意に停止すること
ができる。
トを出力する前にタイムアウト時間可変レジスタ3aにア
クセスすれば以後のタイムアウト時間の変更が可能であ
り、また、ＣＰＵ１のアクセスでタイマ停止・起動制御
レジスタ5aを制御して第２リセットをカウンタ2aに加え
ることによりタイムアウトの送出を任意に停止すること
ができる。
【００１８】図３は本発明の第２実施例の回路を示す図
であり、１挙動アクセスのウォッチドッグタイマ制御回
路およびその周辺回路を記載したものである。図３にお
いて、5aはタイマ停止・起動制御レジスタであり、デコ
ーダ51a とアンドゲート51b とフリップフロップ回路
（ＦＦ）51c とを備える。また、4bはタイマクリア部４
に対応するアンドゲートであり、6bはノアゲートであ
る。
であり、１挙動アクセスのウォッチドッグタイマ制御回
路およびその周辺回路を記載したものである。図３にお
いて、5aはタイマ停止・起動制御レジスタであり、デコ
ーダ51a とアンドゲート51b とフリップフロップ回路
（ＦＦ）51c とを備える。また、4bはタイマクリア部４
に対応するアンドゲートであり、6bはノアゲートであ
る。
【００１９】通常時は、ＣＰＵからのライトコマンドの
‘Ｈ’とライトアクセス対象を示すＣＰＵからの或るア
ドレスをデコーダ51a でデコードした結果の‘Ｈ’をア
ンドゲート4bに加えて‘Ｈ’をつくり、該‘Ｈ’をノア
ゲート6bに加えて‘Ｌ’に変え、該‘Ｌ’値をカウンタ
2aへのリセットとしてもちい、一定周期でカウンタ2aを
クリアする。
‘Ｈ’とライトアクセス対象を示すＣＰＵからの或るア
ドレスをデコーダ51a でデコードした結果の‘Ｈ’をア
ンドゲート4bに加えて‘Ｈ’をつくり、該‘Ｈ’をノア
ゲート6bに加えて‘Ｌ’に変え、該‘Ｌ’値をカウンタ
2aへのリセットとしてもちい、一定周期でカウンタ2aを
クリアする。
【００２０】なお、図２と同様に、‘Ｈ’のシステムリ
セットはノアゲート6bに入力して極性反転を行い、
‘Ｌ’をカウンタ2aのリセットへ加えてタイムアウトの
送出を停止することもできる。
セットはノアゲート6bに入力して極性反転を行い、
‘Ｌ’をカウンタ2aのリセットへ加えてタイムアウトの
送出を停止することもできる。
【００２１】また、タイムアウトの送出を停止したい場
合は、電源投入時にシステムリセットによりリセットさ
れているＦＦ51c に、ＣＰＵからの他のアドレスをデコ
ーダ51a に加えてつくられたデコード出力の‘Ｈ’とＣ
ＰＵからのライトコマンドの‘Ｈ’をアンドゲート51b
に加えてＦＦ51c のクロックパルスをつくり、ＣＰＵか
らＦＦ51c に入力するＣＰＵからの書きみデータを
‘１’にすることによりＦＦ51c のＱ出力を‘Ｈ’と
し、このＦＦ51c のＱ出力の‘Ｈ’をノアゲート6bで反
転して‘Ｌ’を形成し、該‘Ｌ’をカウンタ2aのリセッ
トへ加えてタイムアウトの送出を停止するようにする。
合は、電源投入時にシステムリセットによりリセットさ
れているＦＦ51c に、ＣＰＵからの他のアドレスをデコ
ーダ51a に加えてつくられたデコード出力の‘Ｈ’とＣ
ＰＵからのライトコマンドの‘Ｈ’をアンドゲート51b
に加えてＦＦ51c のクロックパルスをつくり、ＣＰＵか
らＦＦ51c に入力するＣＰＵからの書きみデータを
‘１’にすることによりＦＦ51c のＱ出力を‘Ｈ’と
し、このＦＦ51c のＱ出力の‘Ｈ’をノアゲート6bで反
転して‘Ｌ’を形成し、該‘Ｌ’をカウンタ2aのリセッ
トへ加えてタイムアウトの送出を停止するようにする。
【００２２】また、タイムアウトの送出を開始したい場
合は、ＦＦ51c に書き込まれるＣＰＵからのデータを
‘０’にし、アンドゲート51b が出力するクロックパル
スで該データ‘０’を叩いてＦＦ51c のＱ出力を‘Ｌ’
にし、該‘Ｌ’をノアゲート6bで反転することで‘Ｈ’
をつくり、該‘Ｈ’をカウンタ2aに加えて再起動してタ
イムアウトの送出を可能にする。
合は、ＦＦ51c に書き込まれるＣＰＵからのデータを
‘０’にし、アンドゲート51b が出力するクロックパル
スで該データ‘０’を叩いてＦＦ51c のＱ出力を‘Ｌ’
にし、該‘Ｌ’をノアゲート6bで反転することで‘Ｈ’
をつくり、該‘Ｈ’をカウンタ2aに加えて再起動してタ
イムアウトの送出を可能にする。
【００２３】図４は本発明の第３実施例の回路を示す図
である。危険防止のため２挙動アクセスにしたウォッチ
ドッグタイマ制御回路およびその周辺回路を記載してい
る。図４において、5aはタイマ停止・起動制御レジスタ
であり、デコーダ52a とアンドゲート52b とＦＦ52c,Ｆ
Ｆ52d とを備える。また、4bはタイマクリア部４に対応
するアンドゲートであり、6bはノアゲートである。
である。危険防止のため２挙動アクセスにしたウォッチ
ドッグタイマ制御回路およびその周辺回路を記載してい
る。図４において、5aはタイマ停止・起動制御レジスタ
であり、デコーダ52a とアンドゲート52b とＦＦ52c,Ｆ
Ｆ52d とを備える。また、4bはタイマクリア部４に対応
するアンドゲートであり、6bはノアゲートである。
【００２４】通常時は、ＣＰＵからのライトコマンドの
‘Ｈ’とライトアクセス対象を示すＣＰＵからの或るア
ドレスをデコーダ52a でデコードされた‘Ｈ’の両信号
をアンドゲート4bに加えて‘Ｈ’をつくり、該‘Ｈ’を
ノアゲート6bに加えて‘Ｌ’を形成し、該‘Ｌ’をカウ
ンタ2aのリセットへ加えて一定周期でカウンタ2aをクリ
アし、タイムアウトの送出を停止するようにする。
‘Ｈ’とライトアクセス対象を示すＣＰＵからの或るア
ドレスをデコーダ52a でデコードされた‘Ｈ’の両信号
をアンドゲート4bに加えて‘Ｈ’をつくり、該‘Ｈ’を
ノアゲート6bに加えて‘Ｌ’を形成し、該‘Ｌ’をカウ
ンタ2aのリセットへ加えて一定周期でカウンタ2aをクリ
アし、タイムアウトの送出を停止するようにする。
【００２５】なお、図２と同様に、システムリセットの
‘Ｈ’をノアゲート6bに加えて極性反転を行い、‘Ｌ’
をカウンタ2aのリセットへ加えてタイムアウトの送出を
停止することもできる。
‘Ｈ’をノアゲート6bに加えて極性反転を行い、‘Ｌ’
をカウンタ2aのリセットへ加えてタイムアウトの送出を
停止することもできる。
【００２６】タイムアウトの送出を停止したい場合は、
電源投入時にシステムリセットでリセットされているＦ
Ｆ52c に、ＣＰＵからの他のアドレスをデコーダ52a に
加えてつくられたデコード出力の‘Ｈ’とライトアクセ
ス対象を示すＣＰＵからのライトコマンドの‘Ｈ’をア
ンドゲート52b に加えて‘Ｈ’の信号をつくり、このア
ンドゲート52b からの‘Ｈ’をＦＦ52c およびＦＦ52d
にクロックパルスとして加える。
電源投入時にシステムリセットでリセットされているＦ
Ｆ52c に、ＣＰＵからの他のアドレスをデコーダ52a に
加えてつくられたデコード出力の‘Ｈ’とライトアクセ
ス対象を示すＣＰＵからのライトコマンドの‘Ｈ’をア
ンドゲート52b に加えて‘Ｈ’の信号をつくり、このア
ンドゲート52b からの‘Ｈ’をＦＦ52c およびＦＦ52d
にクロックパルスとして加える。
【００２７】前記クロックパルスの入力時にＣＰＵから
一度目のデータ‘１’がＦＦ52c に加えらると、該デー
タ‘１’は該クロックパルスにより叩かれてＦＦ52c の
Ｑ出力を‘Ｈ’にし、該‘Ｈ’のＱ出力でＦＦ52d のリ
セットを解除する。
一度目のデータ‘１’がＦＦ52c に加えらると、該デー
タ‘１’は該クロックパルスにより叩かれてＦＦ52c の
Ｑ出力を‘Ｈ’にし、該‘Ｈ’のＱ出力でＦＦ52d のリ
セットを解除する。
【００２８】次に、クロックパルスによりＦＦ52d に二
度目のデータ‘１’が書き込まれたら、ＦＦ52d はセッ
トされてＱ出力は‘Ｈ’になり、該ＦＦ52d からの
‘Ｈ’をノアゲート6bで反転して‘Ｌ’を形成し、該
‘Ｌ’をカウンタ2aへのリセットとして加えてタイムア
ウトの送出を停止するようにする。
度目のデータ‘１’が書き込まれたら、ＦＦ52d はセッ
トされてＱ出力は‘Ｈ’になり、該ＦＦ52d からの
‘Ｈ’をノアゲート6bで反転して‘Ｌ’を形成し、該
‘Ｌ’をカウンタ2aへのリセットとして加えてタイムア
ウトの送出を停止するようにする。
【００２９】一方、タイムアウトの送出を開始したい場
合は、ＣＰＵからのデータ‘０’を二度書き込み、一度
目のデータ‘０’によりＦＦ52c から出力される‘Ｌ’
にてＦＦ52d をリセットし、二度目のデータ‘０’でＦ
Ｆ52c のＱ出力を‘Ｌ’に且つノアゲート6bの出力を
‘Ｈ’にし、該‘Ｈ’をカウンタ2aに加えて再起動して
タイムアウトの送出を可能にする。
合は、ＣＰＵからのデータ‘０’を二度書き込み、一度
目のデータ‘０’によりＦＦ52c から出力される‘Ｌ’
にてＦＦ52d をリセットし、二度目のデータ‘０’でＦ
Ｆ52c のＱ出力を‘Ｌ’に且つノアゲート6bの出力を
‘Ｈ’にし、該‘Ｈ’をカウンタ2aに加えて再起動して
タイムアウトの送出を可能にする。
【００３０】図５は本発明の第４実施例の回路を示す図
である。危険防止のため２挙動アクセスの固定コード化
のウォッチドッグタイマ制御回路およびその周辺回路を
記載している。
である。危険防止のため２挙動アクセスの固定コード化
のウォッチドッグタイマ制御回路およびその周辺回路を
記載している。
【００３１】図５において、5aはタイマ停止・起動制御
レジスタであり、デコーダ53a とアンドゲート53b,53c
とＦＦ52d,52e,53h および比較器53f,53g を備える。ま
た、4bはタイマクリア部４に対応するアンドゲートであ
り、6bはノアゲートである。
レジスタであり、デコーダ53a とアンドゲート53b,53c
とＦＦ52d,52e,53h および比較器53f,53g を備える。ま
た、4bはタイマクリア部４に対応するアンドゲートであ
り、6bはノアゲートである。
【００３２】通常時は、ＣＰＵからのライトコマンドの
‘Ｈ’とライトアクセス対象を示すＣＰＵからのアドレ
スをデコーダ53a でデコードされた‘Ｈ’の両信号をア
ンドゲート4bに加えて‘Ｈ’をつくり、該‘Ｈ’をノア
ゲート6bに加えて‘Ｌ’を形成し、該‘Ｌ’をカウンタ
2aのリセットへ加えて一定周期でカウンタ2aをクリア
し、タイムアウトの送出を停止するようにする。
‘Ｈ’とライトアクセス対象を示すＣＰＵからのアドレ
スをデコーダ53a でデコードされた‘Ｈ’の両信号をア
ンドゲート4bに加えて‘Ｈ’をつくり、該‘Ｈ’をノア
ゲート6bに加えて‘Ｌ’を形成し、該‘Ｌ’をカウンタ
2aのリセットへ加えて一定周期でカウンタ2aをクリア
し、タイムアウトの送出を停止するようにする。
【００３３】なお、図２と同様に、‘Ｈ’のシステムリ
セットをノアゲート6bに加えて極性反転を行い、‘Ｌ’
をカウンタ2aのリセットへ加えてタイムアウトの送出を
停止することもできる。
セットをノアゲート6bに加えて極性反転を行い、‘Ｌ’
をカウンタ2aのリセットへ加えてタイムアウトの送出を
停止することもできる。
【００３４】次に、タイムアウトの停止・起動について
説明する。ＦＦ53d とＦＦ53e は、ＣＰＵからのライト
コマンドの‘Ｈ’とライトアクセス対象を示すＣＰＵか
らのアドレスをデコーダ53a でデコードした‘Ｈ’の両
信号をアンドゲート4bに加えてつくられた‘Ｈ’のクロ
ックパルスでリセットされている。
説明する。ＦＦ53d とＦＦ53e は、ＣＰＵからのライト
コマンドの‘Ｈ’とライトアクセス対象を示すＣＰＵか
らのアドレスをデコーダ53a でデコードした‘Ｈ’の両
信号をアンドゲート4bに加えてつくられた‘Ｈ’のクロ
ックパルスでリセットされている。
【００３５】このリセット状態の際に、固定コード化し
たデータ‘００’〜‘ＦＦ’がＦＦ53d とＦＦ53e に加
られると、該ＦＦ53d とＦＦ53e は前記クロックパルス
で叩いてつくられた１周期遅れのデータ‘００’〜‘Ｆ
Ｆ’を比較器53f および比較器53g に出力する。
たデータ‘００’〜‘ＦＦ’がＦＦ53d とＦＦ53e に加
られると、該ＦＦ53d とＦＦ53e は前記クロックパルス
で叩いてつくられた１周期遅れのデータ‘００’〜‘Ｆ
Ｆ’を比較器53f および比較器53g に出力する。
【００３６】そして、タイムアウトの送出を停止したい
場合は、例えば比較器53f にデータ‘５Ａ’をライトし
てＦＦ53h をセットしてＱ出力を‘Ｈ’にし、ノアゲー
ト6bで反転した‘Ｌ’をカウンタ2aのリセットへ加えて
一定周期でカウンタ2aをクリアする。
場合は、例えば比較器53f にデータ‘５Ａ’をライトし
てＦＦ53h をセットしてＱ出力を‘Ｈ’にし、ノアゲー
ト6bで反転した‘Ｌ’をカウンタ2aのリセットへ加えて
一定周期でカウンタ2aをクリアする。
【００３７】逆に、タイムアウトを起動したい場合は、
例えば比較器53g にデータ‘３Ｃ’をライトしてＦＦ53
h をリセットしてＱ出力を‘Ｌ’にし、ノアゲート6bで
反転した‘Ｈ’をカウンタ2aのリセットへ加えて一定周
期でカウンタ2aの起動を可能にする。
例えば比較器53g にデータ‘３Ｃ’をライトしてＦＦ53
h をリセットしてＱ出力を‘Ｌ’にし、ノアゲート6bで
反転した‘Ｈ’をカウンタ2aのリセットへ加えて一定周
期でカウンタ2aの起動を可能にする。
【００３８】
【発明の効果】以上の説明から明らかなように本発明の
回路構成によれば、容易にウォッチドッグタイマのタイ
ムアウトの停止・起動が行える。
回路構成によれば、容易にウォッチドッグタイマのタイ
ムアウトの停止・起動が行える。
【００３９】従って、初期化処理等の時間が異なるシス
テム構成や試験時などに柔軟に対応できるという効果を
奏する。
テム構成や試験時などに柔軟に対応できるという効果を
奏する。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の第１実施例の回路を成示す図であ
る。
る。
【図３】 本発明の第２実施例の回路を成示す図であ
る。
る。
【図４】 本発明の第３実施例の回路を成示す図であ
る。
る。
【図５】 本発明の第４実施例の回路を成示す図であ
る。
る。
１はＣＰＵ ２はタイマ部 ３はタイムアウト時間可変制御部 ４はタイマクリア部 ５はタイマ停止・起動制御部 52c,52d はフリップフロップ回路（ＦＦ）
Claims (2)
- 【請求項１】 一定時間後にタイムアウトを送出するタ
イマ部(2) と、中央処理装置(1) にアクセスされて前記
タイマ部(2) が出力するタイムアウトの設定時間を可変
制御するタイムアウト時間可変制御部(3) と、前記中央
処理装置(1)にアクセスされて前記タイマ部(2) を一定
時間ごとにリセットして再カウント起動するタイマクリ
ア部(4) を備えたものにおいて、 前記中央処理装置(1) からアクセスにより前記タイマ部
(2) のタイムアウト出力の停止・起動を行うタイマ停止
・起動制御部(5) を設けたことを特徴とするウォッチド
ッグタイマ制御回路。 - 【請求項２】 前記中央処理装置(1) からアクセスを２
挙動以上の順序アクセスで動作するように形成し、当該
２挙動数以上の順序アクセスで前記タイマ部(2) からの
タイムアウト出力を停止・起動するように、前記タイマ
停止・起動制御部(5) のなかに当該挙動数に対応した個
数の直列接続のフリップフロップ回路(52c,52d・・・)
を設けたことを特徴とするウォッチドッグタイマ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054672A JPH05257750A (ja) | 1992-03-13 | 1992-03-13 | ウォッチドッグタイマ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054672A JPH05257750A (ja) | 1992-03-13 | 1992-03-13 | ウォッチドッグタイマ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257750A true JPH05257750A (ja) | 1993-10-08 |
Family
ID=12977279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054672A Pending JPH05257750A (ja) | 1992-03-13 | 1992-03-13 | ウォッチドッグタイマ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257750A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311366B1 (ko) * | 1994-11-28 | 2002-02-19 | 구자홍 | 워치독타이머기능을갖는콘트롤러 |
| JP2006099654A (ja) * | 2004-09-30 | 2006-04-13 | Nec Electronics Corp | 半導体回路装置 |
| US20130057409A1 (en) * | 2011-09-05 | 2013-03-07 | Fluke Corporation | Watchdog For Voltage Detector Display |
-
1992
- 1992-03-13 JP JP4054672A patent/JPH05257750A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311366B1 (ko) * | 1994-11-28 | 2002-02-19 | 구자홍 | 워치독타이머기능을갖는콘트롤러 |
| JP2006099654A (ja) * | 2004-09-30 | 2006-04-13 | Nec Electronics Corp | 半導体回路装置 |
| US20130057409A1 (en) * | 2011-09-05 | 2013-03-07 | Fluke Corporation | Watchdog For Voltage Detector Display |
| US9128129B2 (en) * | 2011-09-05 | 2015-09-08 | Fluke Corporation | Watchdog for voltage detector display |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000229 |