JPH03228111A - データ処理装置のタイマ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多種多様なプログラムが使用されるデータ処理
装置のタイマ管理方式に関し、特にプログラムが時間監
視処理を行なうために使用するデータ処理装置のタイマ
管理方式に関する。

〔従来の技術〕

従来、通常のデータ処理装置上で実行されるプログラム
において、ある処理を行なった後にその結果に関わる事
象の発生までの時間を監視する処理を行なう場合、ソフ
トウェアループ処理を予め定められた回数まで実行し、
そのループ処理の中で前記手玉の発生を検査する方法や
、データ処理装置の具備するタイマ回路を起動し且つ事
象の発生とタイマ回路のカウント値を交互に検査する方
法、あるいはデータ処理装置の基本人出カプログラムが
時刻を取得する機能を具備する場合、そうした基本人出
カプログラムの機能呼び出しを行なうことにより経過時
間を監視し、併せて事象の発生の検査を行なう方法等が
ある。

〔発明が解決しようとする課題〕

上述した従来の三つの方法のうちの第一の方法は、デー
タ処理装置のＣＰＵの処理速度に応じて実行すべきルー
プの回数を変更しなければならないという欠点がある。

また、上述した第二の方法は、データ処理装置上で実行
されるプログラムについて使用される資源の管理が完全
になされており、しかも他のソフトウェアとの間でタイ
マ回路の使用に関する競合が発生しなければ問題は起き
ないが、独立した複数のプログラム開発者の手になる複
数のプログラムが１台のデータ処理装置に同時に組み込
まれ実行されるような場合には、複数のプログラム間で
使用するハードウェア資源の競合がしばしば発生する。

しかるに、こうした競合かタイマ回路についＣ起ると、
時間監視処理において起動したタイマ回路が他のプログ
ラムにより停止させられ、無限ループに陥ってしまう危
険も発生するという欠点がある。尚、上述したように独
立した複数のプログラム開発者の手になる複数のプログ
ラムが１台のデータ処理装置に同時に組み込まれ且つ実
行されるという状況は、近年普及が著しいパーソナルコ
ンピュータと呼ばれるデータ処理装置等においてしばし
ば実際に起っている。

更に、上述した従来の第三の方法は、基本人出カプログ
ラムが再入力不可能なものであるならば、従来の第二の
方法と同様に、他のプログラムとの間で基本人出カプロ
グラム機能呼び出しの競合が発生し、不具合が生じると
いう欠点がある。

本発明の目的は、かかる実行すべきループ回路の変更や
ハードウェア資源の競合あるいは基本人出カプログラム
機能呼び出しの競汗等の開門をことごとく解決すること
のできるデータ処理装置のタイマ管理方式を提供するこ
とにある。

〔課題を解決するための手段〕

本発明のデータ処理装置のタイマ管理方式は、メモリ上
に記憶保持されるプログラムを読み込んで解釈および実
行するＣＰＵと、前記メモリ上に記憶保持される全ての
プログラムを参照可能にして且つ特定のプログラムのみ
から書き換え可能なように構成されるシステム共通デー
タメモリと、一定時間間隔で前記ＣＰＵに対する割込信
号を発生するタイマ回路とを有し、前記システム共通デ
ータメモリの書き換えを行なうにあたり前記タイマ回路
から発生される割込信号により起動され且つ割込発生時
点の時刻情報を前記システム共通データメモリの予め定
められたアドレスに書き込むタイマ割込処理プログラム
を有して構成される。

すなわち、本発明はタイマ回路により発生される割込信
号により起動されるタイマ割込処理プログラムが前記シ
ステム共通データメモリに書き込み可能であり且つ割込
発生毎に割込発生時点での時刻情報を前記システム共通
データメモリの予め定められたアドレスに書き込む処理
を行なうので、時刻監視処理を行なおうとするプログラ
ムは、システム共通データメモリ上の時刻情報を参照す
ることにより、他のプログラムとの競合の問題なしに時
刻監視処理を行なうことができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を説明するためのデータ処置
装置のブロック図である。

第１図に示すように、本実施例におけるデータ処置装置
１４はメモリ上に記憶されるプログラムを読み込んで解
釈および実行されるＣＰＵＩと、このＣＰＵＩのリセッ
ト時の初期プログラムを格納するＲＯＭ２と、データ等
を一時記憶するＲＡＭ３と、システム共通データメモリ
４と、日付時刻を計数保持するカレンダ回路５と、デー
タ処理装置１４上で実行するプログラムや処理データの
読み込みあるいは書き込みを行なうための外部記憶装置
としてのフロッピィディスク装置（ＦＤＤ）１１を制御
するＦＤＤコントローラ６と、キーボード入力装置（Ｋ
／Ｂ）１２を制御するに／Ｂコントローラ７と、ＣＲＴ
デイスプレィ装置（ＣＲＴ）１３を制御するＣＲＴコン
トローラ８と、ＣＰＵＩに対する複数の割込信号を制御
する割り込みコントローラ９と、一定周期で割込信号を
発生するタイマ回ｎｌＯとを有して構成される。

第２図は第１図に示すデータ処理装置のタイマ割込処理
プログラムのフロー図である。

第２図に示すように、このタイマ割込処理プログラムは
、タイマ回路１０および割込みコントローラ９からのタ
イマ割込発生時に現在時刻を読み込み、システム共通デ
ータメモリ４にこれを書き込む処理に関する。すなわち
、ＣＰ　ＬＪ　１はカレンダ回路５より現在時刻を読み
込み、システム共通データメモリ４に書き込み許可モー
ドをセットする。しかる後、ＣＰＵＩはシステム共通デ
ータメモリ４に現在時刻を書き込み、このシステム共通
データメモリ４を書き込み禁止（不可）モードにセット
する。

また、第３図は第１図におけるシステム共通データメモ
リの構成図である。

第３図に示すように、かかるシステム共通データメモリ
４は、データバス２１およびアドレスバス２２に接続さ
れたＲＡＭ２３と、システム共通データメモリ４に対応
するメモリアドレスがアドレスバス２２に出力されたこ
とを検出したときに１１１１１状態を出力するアドレス
デコーダ２４と、ＲＡＭ２３への書き込みの許可／禁止
状態を保持するフリップフロップ２５と、２人力ＮＡＮ
Ｄ回路３１〜３３と、２人力ＡＮＤ回路３４と、インバ
ータ回路３５およびフリップフロップ２５に割当てられ
たＩ１０アドレスに一致するアドレス情報をアドレスバ
ス２２上から検出したときに゛１パを出力するアドレス
デコーダ３６とを有している。尚、２人力ＮＡＮＤ回路
３１の出力２６はＲＡＭ２３のチップセレクト信号（Ｃ
３）、２人力ＮＡＮＤ回路３２の出力２７はＲＡＭ２３
へ書き込み動作を指示するライトイネーブル信号（ＷＥ
＞、入力２８はＣＰＵ１がＩ１０ボートへの書き込み動
作時に発生するＩ１０書き込み信号（ＩＯＷ）、入力２
つはＣＰＵＩがメモリ書き込み動作時に発生するメモリ
書き込み信号ＭＷ、入力３０はＣＰＵＩがメモリ読み出
し動作時に発生するメモリ読み出し信号ＭＲをそれぞれ
表している。

第４図は第１図におけるタイマ管理方式を利用した時間
監視処理を行なう応用プログラムのフロー図である。

第４図に示すように、ここでは通信手順処理プログラム
において対局にテキスト送信し、しかる後対局からの応
答待ちを行なう部分を例として示している。

次に、上述した本実施例の動作を第１図乃至第４図を参
照して説明する。

まず、第１図に示すデータ処置装置１４は、タイマ回路
１０から一定時間間隔で発生される割込信号により起動
される割り込みコントローラ９のタイマ割込処理プログ
ラノ、を有する。そのプログラムは第２図に示すフロー
図で説明したように、カレンダ回路５から各割込発生時
点での時刻を読み出し、システム共通データメモリ４に
書き込み許可モードをセットする。さらに、カレンダ回
路５より読み出した日付時刻をシステム共通データメモ
リ４に書き込んだ後、システム共通データメモリ４に書
き込み禁止モードをセットしてタイマ割り込み処理を終
了する。従って、システム共通データメモリ４は、タイ
マ回路１０が割込信号を発生する時間間隔で常に更新さ
れた日付時刻情報を格納していることになる。

例えば、第４図に示す通信手順制御プログラムにおいて
、相手局へテキストを送信した後に相手局からの応答待
ちを行なう場合は、相手局にテキストを送信した後シス
テム共通データメモリ４から時刻情報をプログラム内部
の変数領域に読み込み、相手局からの応答受信の検査と
、システム共通データメモリ４上の時刻および内部変数
の時刻の比較による応答待ちタイムアウトの検査とを交
互に行なうような繰り返し処理を行なえばよい。

この時、時刻情報の収得はメモリ読み出しによ−）で行
なわれるため、同一データ処理装置上に組込まれている
他の応用プログラムとの競合関係の発生は全く考慮する
必要がない。

また、第３図に示すシステム共通データメモリ４におい
て、アドレスバス２２に出力されるアドレス情報かシス
テム共通データメモリ４に対応するものである時アドレ
スデコーダ２４は°゛１°゛を出力する。この時、ＭＷ
信号２つあるいはＭＲ信号３０が″″００パれば、２人
力ＮＡＮＤ回路３３は１°゛を出力する。従って、２人
力ＮＡＮＤ回路３１は“０′°を出力し、ＲＡ　Ｍ　２
３のチップセレクト信号２６をアクティブ状態にする。

このＲＡＭ２３に書き込みが可能であるか否かは、フリ
ップフロップ回路２５の出力状態で決定される。すなわ
ち、ＲＡＭ２３に書き込む場合、フリップフロッグ２５
に対応する１１０アドレスに対してビットＯが°°１′
°のデータを出力することにより、フリップフロップ回
路２５の出力は“１゛となる。従って、ＭＷ信号２９を
反転させるインバータ３５の出力およびＮＡＮＤ論理を
とる２人力ＮＡＮＤ回路３２により、ＲＭＡ２３に対す
るＷＥ倍信号ｏ　”となり、ＲＡＭ２３に対する書き込
みが行なわれることになる。尚、アドレスデコーダ３６
及び２人力ＡＮＤ回路３４は、アドレスバス２２に出力
されたアドレス情報がフリップフロップ２５に対応する
アドレスに一致していた時、フリップフロップ２５の入
力信号にデータバス２１のビットＯのデータを伝播する
ためのものである。

上述したように、システム共通データメモリ４に対して
書き込みを行なうプログラム４は、フリップフロップ２
５のＩ１０アドレスを知る必要があり、したがってフリ
ップフロップ２５のＩ１０アドレスを応用プログラム非
公開とすることにより、システム共通データメモリ４へ
の書き込みがり、システム共通データメモリ４への書き
込みが他の応用プログラムから不可能なようにすること
ができる。

〔発明の効果〕

以上説明したように、本発明のデータ処理′装置のタイ
マ管理方式は、一定時間間隔で発生する割込信号につい
て処理するタイマ割込処理プログラムが割込発生時点の
時刻を全てのプログラムにおいて読み出し可能であり且
つ特定のプログラムからのみ書き込み可能なように構成
されたシステム共通データメモリに書き込むような構成
とすることにより、時間監視処理を行なおうとする１０
グラム全てに対し、他のプログラムとの競合の危険なし
に正確な時刻情報を与えることができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのデータ処理
装置のブロック図、第２図は第１図に示すデータ処理装
置のタイマ割込処理プログラムのフロー図、第３図は第
１図におけるシステム共通データメモリの構成図、第４
図は第１図におけるタイマ管理方式を利用した時間監視
処理を行なう応用プログラムのフロー図である。 ■・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・システム共通データメモリ、５・・・カレンダ回
路、６・・・ＦＤＤコントローラ、７・・・Ｋ／Ｂコン
トローラ、８・・・ＣＲＴコンＩ・ローラ、９・・・割
込みコントローラ、１０・・・タイマ回路、１１・・・
ＦＤＤ、１２・・Ｋ／Ｂ、１３・・・ＣＲＴ、１４・・
・データ処理装置、２１・・・データバス、２２・・・
アドレスバス、２３・・・ＲＡＭ、２４・・・アドレス
デコーダ、２５・・・フリップフロップ、２６・・・Ｃ
８信号、２７・・・ＷＥ倍信号２８・・・ＩＯＷ信号、
２９・・・ＭＷ信号、３０・・・ＭＲ倍信号３１〜３３
・・・２人力ＮＡＮＤ回路、３４・・・２人力ＡＮＤ回
路、３５・・・インバータ回路、３６・・・アドレスデ
コーダ。

Claims (1)

1. 【特許請求の範囲】 １、メモリ上に記憶保持されるプログラムを読み込んで
   解釈および実行するＣＰＵと、前記メモリ上に記憶保持
   される全てのプログラムを参照可能にして且つ特定のプ
   ログラムのみから書き換え可能なように構成されるシス
   テム共通データメモリと、一定時間間隔で前記ＣＰＵに
   対する割込信号を発生するタイマ回路とを有し、前記シ
   ステム共通データメモリの書き換えを行なうにあたり前
   記タイマ回路から発生される割込信号により起動され且
   つ割込発生時点の時刻情報を前記システム共通データメ
   モリの予め定められたアドレスに書き込むタイマ割込処
   理プログラムを有することを特徴とするデータ処理装置
   のタイマ管理方式。 ２、請求項１記載のシステム共通データメモリは、タイ
   マ回路から発生される割込信号の時間間隔で常に更新さ
   れた時刻情報を格納していることを特徴とするデータ処
   理装置のタイマ管理方式。 ３、請求項１記載のタイマ割込処理プログラムは、現在
   時刻を読み込んでからシステム共通データメモリに書込
   許可モードをセットし、しかる後前記システム共通デー
   タメモリに現在時刻を書き込んでから前記システム共通
   データメモリに書き込み禁止モードをセットすることを
   特徴とするデータメモリ装置のタイマ管理方式。