JPH0525843U - 逐次比較型アナログ・デイジタル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック信号の立ち上がり立ち下がり時の電
源電圧変動の影響を受けることの少ない逐次変換型アナ
ログ・ディジタル変換回路を提供する。 【構成】 逐次比較型アナログ・ディジタル変換器１０
１によって一定周期毎にアナログ信号Ｖ_I がディジタル
信号に変換される。変換器１０１およびディジタル処理
回路１０２に対して発振器１０３によってクロック信号
が供給される。発振器１０３から発振されるパルスは、
第１のクロック発生手段１０４によって第１のクロック
信号に変換され変換器１０１に供給される。さらに発振
器１０３のパルスは、第２のクロック発生手段１０５に
よって第１のクロック信号から位相が偏倚した第２のク
ロック信号に変換され回路１０２に供給される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はアナログ信号をディジタル信号に変換するためのアナログ・ディジタ ル変換回路に係わり、特に逐次比較型アナログ・ディジタル変換器を使用したア ナログ・ディジタル変換回路に関する。

【０００２】

【従来の技術】

マイクロコンピュータで信号処理をするためにアナログ信号をディジタル信号 に変換するアナログ・ディジタル変換器が使用される。 アナログ・ディジタル変換器には大別して積分型と逐次比較型の２種類がある が、高速応答が要求される場合には逐次比較型が使用されるのが一般的である。

【０００３】 図４は逐次比較型アナログ・ディジタル変換器の一例の構成図であって、６ビ ットの分解能を有する。 基準電圧Ｖ_R はそれぞれＲ、２Ｒ、４Ｒ、８Ｒ、１６Ｒおよび３２Ｒの抵抗値 を有する６個の抵抗４１１、４１２、４１３、４１４、４１５および４１６と各 抵抗に直列に接続された６個のスイッチ４２１、４２２、４２３、４２４、４２ ５および４２６を介して加算器４３の反転入力に接続される。

【０００４】 なおこの加算器の帰還抵抗の抵抗値はＲに設定されている。 従って例えば１６Ｒの抵抗値を有する抵抗４１５に対応する第５のスイッチ４ ２５がオンとなると加算器４３の出力電圧Ｖ_O は以下の式で表される。 Ｖ_O ＝（１／１６）・Ｖ_R （１） この加算器４３の出力は比較器４４の一方の入力に導かれ、比較器４４の他の 一方の入力にはアナログ入力電圧Ｖ_I が接続される。

【０００５】 即ち比較器４４において加算器４３の出力Ｖ_O とアナログ入力電圧Ｖ_I が比較 され、この比較結果は逐次比較レジスタ４５に入力される。 逐次比較レジスタ４５はクロック信号ＣＬＫが入力される度に６個のスイッチ ４２１、４２２、４２３、４２４、４２５および４２６に対するオンオフ制御信 号を出力する。

【０００６】 この結果アナログ入力電圧Ｖ_I と基準電圧Ｖ_R との偏差が最小となるように６ 個のスイッチ４２１、４２２、４２３、４２４、４２５および４２６のオンオフ のパターンが決定されこのオンオフのパターンがアナログ入力電圧Ｖ_I に対応す るディジタル信号として出力される。 故に基準電圧Ｖ_R が変動するとディジタル信号にも誤差を生じることとなる。

【０００７】

【考案が解決しようとする課題】

図５は従来使用されている逐次比較型アナログ・ディジタル変換回路図であっ て、逐次比較型アナログ・ディジタル変換器１０１と逐次比較型アナログ・ディ ジタル変換器１０１以外のディジタル処理回路１０２のクロック信号としてパル ス発振器１０３によって発生される周期Ｔのパルスが使用される。

【０００８】 さらに逐次比較型アナログ・ディジタル変換器１０１、ディジタル処理回路１ ０２およびパルス発振器１０３には電源１０４から電圧Ｖ_CCの駆動電力が供給さ れる。 図６はこのような構成の回路におけるクロック信号ＣＬＫと駆動電源１０４の 電圧Ｖ_CCの波形図であって、逐次比較型アナログ・ディジタル変換器１０１およ びディジタル処理回路１０２の消費電流が大きく電源の供給電流容量の余裕が少 ない場合には、クロック信号が高レベルに遷移する時は駆動電源電圧Ｖ_CCはスパ イク状に低下し、クロック信号が低レベルに遷移する時には駆動で電源電圧Ｖ_CC はスパイク状に変動する。

【０００９】 このためアナログ・ディジタル変換器で使用する基準電圧が変動し、ディジタ ル出力信号に誤差が発生する。 本考案は係る問題点に鑑みなされたものであって、クロック信号の立ち上がり 立ち下がり時の電源電圧変動の影響を受けることの少ない逐次変換型アナログ・ ディジタル変換回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】

図１は本考案に係る逐次比較型アナログ・ディジタル変換回路の構成図であっ て、逐次比較型アナログ・ディジタル変換器１０１によって一定周期毎にアナロ グ信号Ｖ_I がｎビットのディジタル信号に変換される。 逐次比較型アナログ・ディジタル変換器１０１および逐次比較型アナログ・デ ィジタル変換器１０１以外のディジタル処理回路１０２に対してパルス発振器１ ０３によってクロック信号が供給される。

【００１１】 パルス発振器１０３から発振されるパルスは、第２のクロック発生手段１０４ によって第１のクロック信号に変換され、逐次比較型アナログ・ディジタル変換 器１０１に供給される。 さらにパルス発振器１０３から発振されるパルスは、第２のクロック発生手段 １０５によって第１のクロック信号から位相が偏移した第２のクロック信号に変 換され、ディジタル処理回路１０２に供給される。

【００１２】

【作用】

本考案によれば逐次比較型アナログ・ディジタル変換器以外のディジタル処理 回路には、逐次比較型アナログ・ディジタル変換器に供給されるクロック信号と は位相の偏侈したクロック信号が供給される。 従ってアナログ・ディジタル変換器動作時には、ディジタル処理回路が動作す ることによる電源電圧の変動が除去されアナログ・ディジタル変換を高精度に行 うことができる。

【００１３】

【実施例】

図２は本考案に係るアナログ・ディジタル変換回路の１つの実施例の構成図で あって、第１のクロック発生手段である分周器として第１のフリップフロップ回 路２０４とインバータ２０４１が使用され、第２のクロック発生手段である分周 器として第２のフリップフロップ回路２０５が使用される。

【００１４】 即ち本実施例の場合、パルス発振器２０３からは周期Ｔ／２、デューティ比５ ０％のパルスＰが発振される。 このパルスＰは２つに分岐され、一方はインバータ２０４１によって反転され て第１のフリップフロップ回路２０４のクロック端子ＣＬＫ₁ に供給される。 他の一方は直接第２のフリップフロップ回路２０５のクロック端子ＣＬＫ₂ に 供給される。

【００１５】 さらに第２のフリップフロップ回路２０５の反転出力Ｑ₂'は第１および第２の フリップフロップ２０４および２０５の入力端子Ｄ₁ およびＤ₂ に帰還される。 そして第１のフリップフロップ回路２０４の出力Ｑ₁ が逐次比較型アナログ・ ディジタル変換器２０１のクロック信号として使用される。また第２のフロップ フロップ回路２０５の反転出力Ｑ₂'がディジタル処理回路２０２のクロック信号 として使用される。

【００１６】 図３は本実施例の波形図であって、パルス発振器２０３の出力Ｐ、第２のフリ ップフロップ回路２０５の反転出力Ｑ₂'、第１のフリップフロップ回路２０４の 出力Ｑ₁ および電源電圧Ｖ_CCの波形が示されている。 即ち逐次比較型アナログ・ディジタル変換器２０１のクロック信号Ｑ₁ とディ ジタル処理回路２０２のクロック信号Ｑ₂'とは位相がＴ／４偏倚することとなる 。

【００１７】 この結果アナログ・ディジタル変換は図３の↑のタイミングで実行され、この タイミング時はディジタル処理回路は動作していないため電源電圧Ｖ_CCの変動は 抑制される。 なお本実施例ではパルス発振器２０３から発生されるパルスの周期はＴ／２で あるが、これに限定されるものではない。

【００１８】 また第１および第２の分周器は第１のクロック信号と第２のクロック信号との 位相を偏倚するために設置されるものであるから、分周器の代わりに相互に遅延 時間の異なるディレイ回路を使用できることは明らかである。

【００１９】

【考案の効果】

本考案によれば逐次比較型アナログ・ディジタル変換器の変換タイミングには ディジタル処理回路は動作しないため、アナログ・ディジタル変換に使用する基 準電圧の変動が抑制され高精度の変換が可能となる。 さらに電源の供給電流容量を比較的小さく設定することも可能となる。

【図面の簡単な説明】

【図１】図１は本考案に係る逐次比較型アナログ・ディ
ジタル変換回路の構成図でる。

【図２】図２は本考案に係るアナログ・ディジタル変換
回路の１つの実施例の構成図である。

【図３】図３は本実施例の波形図である。

【図４】図４は逐次比較型アナログ・ディジタル変換器
の１例の構成図である。

【図５】図５は従来使用されている逐次比較型アナログ
・ディジタル変換回路図である。

【図６】図６は波形図である。

【符号の説明】

１０１…逐次比較型アナログ・ディジタル変換器 １０２…ディジタル処理回路 １０３…パルス発振器 １０４…第１のクロック発生手段 １０５…第２のクロック発生手段

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 一定周期毎にアナログ信号をｎビットの
   ディジタル信号に変換する逐次比較型アナログ・ディジ
   タル変換器（１０１）と、 該逐次比較型アナログ・ディジタル変換器（１０１）お
   よび該逐次比較型アナログ・ディジタル変換器（１０
   １）以外のディジタル処理回路（１０２）にクロック信
   号を供給するためにパルスを発生するパルス発振器（１
   ０３）と、から構成される逐次比較型アナログ・ディジ
   タル変換回路において、 該パルス発振器（１０３）から発振されるパルスから該
   逐次比較型アナログ・ディジタル変換器（１０１）に供
   給するための第１のクロック信号を発生するための第１
   のクロック発生手段（１０４）と、 該パルス発振器（１０３）から発振されるパルスから該
   ディジタル処理回路（１０２）に供給するために第１の
   クロック信号から位相が偏移した第２のクロック信号を
   発生するための第２のクロック発生手段（１０５）と、
   を含むことを特徴とする逐次比較型アナログ・ディジタ
   ル変換回路。