JPH05260035A

JPH05260035A - フレーム同期パターン検出装置

Info

Publication number: JPH05260035A
Application number: JP4052624A
Authority: JP
Inventors: Yoshihisa Sakazaki; 芳久坂崎; Takao Ino; 敬雄伊能; Masami Ishikawa; 正美石川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-11
Filing date: 1992-03-11
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】同期パターン検出における誤検出及び検出漏れ
を低減する。【構成】シフトレジスタ２はシリアルな受信信号をパラ
レル信号に変換してパターン検出回路３に出力する。パ
ターン検出回路３は、アンド回路Ａ1 乃至Ａ6にシフト
レジスタ２からのパラレル出力又はその反転信号を与え
て、同期パターンの変化点においてのみビット誤りが発
生した場合には、アンド回路Ａ1 乃至Ａ6 のいずれかか
ら“Ｈ”の同期パターン検出信号を出力させている。こ
れにより、変化点における１ビット誤りを許容した同期
パターン検出が行われ、誤検出の発生が低減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信機器及
びィジタル記録再生機器等に採用されるフレーム同期パ
ターン検出装置に関する。

【０００２】

【従来の技術】近年、高音質化及び高画質化の要求か
ら、信号伝送時又は記録再生時の信号劣化が少ないディ
ジタル方式が採用されるようになった。例えば、ディジ
タル信号を磁気記録する装置として、音声信号を記録す
るＤＡＴ（ディジタルオーディオテープ）及び映像信号
を記録する放送用のＤ−１，Ｄ−２ＶＴＲ等がある。デ
ィジタル方式では、受信側又は再生側では“１”と
“０”とを識別可能であればよく、符号理論に基づいた
誤り訂正技術によって高Ｓ／Ｎの再生信号を得ることが
できる。

【０００３】ディジタル伝送方式においては、アナログ
信号をパラレルディジタルデータに変換して各種処理を
行った後、シリアルデータに変換する。この場合には、
受信側（再生側）で各パラレルデータの区切りを識別す
るために、フレーム同期パターンを挿入するようになっ
ている。フレーム同期パターンは、主信号データのパタ
ーンと区別可能な数ビットのパターンで構成され、通
常、数パラレルデータ毎の所定間隔で挿入される。この
フレーム同期パターンは再生時には最初に検出され、検
出されたタイミングに従って主信号データを区切ってい
く役割を有している。フレーム同期パターンが数パラレ
ルデータに１つの割合で付加されているので、フレーム
同期パターンを検出することができない場合には、数パ
ラレルデータ分の主信号も検出することができなくな
り、主信号データの誤りは大きい。しかし、主信号デー
タと異なりフレーム同期パターンには再生データの誤り
を訂正するための誤り訂正符号を付加することができな
い。

【０００４】そこで、従来のフレーム同期パターン検出
装置においては、再生データのパターンと同期パターン
とを比較し、所定ビット数以内の相違を許容して、同期
パターンを検出したものと判断する方法を採用するもの
がある（参考文献１「ＰＣＭ通信の技術」金子尚志著
産報出版 1983.6.10 に詳述）。

【０００５】すなわち、誤り許容の可否はビット誤りの
数のみによって決定され、他の要因にはよらない。例え
ば、図６（ａ）に示す８ビットのフレーム同期パターン
に対して、１ビットだけ相違するパターンは、図６
（ｂ）乃至（ｉ）の下線に示すように、８通り存在す
る。従って、フレーム同期パターンを１ビット誤りを許
容して検出した場合には、図６（ａ）乃至（ｉ）の計９
通りのビットパターンが同期パターンと判定されること
になる。参考文献１によると、ｍビットの同期パターン
中ｋ個の誤りを許容する場合の検出パターン数Ｐは下記
（１）式で示すことができる。この（１）式から明らか
なように、誤り許容ビット数ｋの増加に伴って検出パタ
ーン数Ｐは急激に増加する。

【０００６】ところで、伝送系又は記録系の誤り特性は伝送方式、変
調方式、記録方式及びデータストリーム等によって相違
する。ところが、上述したように、従来は単にエラービ
ットの数を基準に誤り許容を行っている。このため、本
来誤る確率が比較的低いビットをビット誤りとして許容
することもあり、同期判定において誤検出する確率が比
較的高いという問題があった。

【０００７】

【発明が解決しようとする課題】このように、上述した
従来のフレーム同期検出装置においては、同期パターン
検出において誤りビット数のみを誤り許容の基準として
いることから、誤検出の確率が比較的高いという問題点
があった。

【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、同期パターン検出において伝送系等の誤り
特性に合わせた誤り許容を行うことにより、同期パター
ンの誤検出が発生する確率を低下させることができるフ
レーム同期検出装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の請求項１に係る
フレーム同期パターン検出装置は、入力ディジタル信号
が入力され、この入力ディジタル信号に含まれる同期パ
ターンのビット変化点における誤りのみを許容して同期
パターン検出を行うことにより、前記同期パターンと同
一のパターン及び前記同期パターンと変化点のみが相違
するパターンが入力された場合に同期パターン検出信号
を出力するパターン検出回路を具備したものであり、本
発明の請求項２に係るフレーム同期パターン検出装置
は、入力ディジタル信号が入力され、この入力ディジタ
ル信号に含まれる同期パターンのビット変化点における
誤りのみを許容すると共に、前記同期パターンの各変化
点毎に変化点前のランレングスと変化点後のランレング
スとに基づく係数を設定し誤りビットに対応した係数に
基づいて誤り発生の度合を出力するパターン検出回路
と、前記誤り発生の度合と所定の閾値とを比較すること
により、同期パターン検出信号を出力する閾値回路とを
具備したものである。

【００１０】

【作用】本発明の請求項１において、パターン検出回路
は同期パターンのビット変化点においてのみ誤りを許容
し、無変化点では誤りを許容しない。これにより、同期
パターン以外のパターンが同期パターンであると誤検出
されることが防止される。

【００１１】本発明の請求項２において、パターン検出
回路は、同期パターンのビット変化点において誤りビッ
トが発生した場合には、同期パターンの変化点前後のラ
ンレングスに基づいて設定した係数から得られる誤り発
生の度合を出力する。閾値回路は所定の閾値と誤り発生
の度合とを比較することにより同期パターンを検出す
る。これにより、例えば、変化点前後のランレングスの
差に基づいて誤り許容の可否を決定することができ、誤
り特性に対応した同期パターン検出が可能となる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るフレーム同期パターン
検出装置の一実施例を示すブロック図である。本実施例
は８ビット長のフレーム同期パターンを検出するもので
ある。

【００１３】入力端子１にはシリアルの受信信号が入力
されて、シフトレジスタ２に供給される。シフトレジス
タ２は同期パターン長のビット数を有し、入力された受
信信号をビットシフトさせると共に、出力端Ｑ1 乃至Ｑ
8 からパラレルに出力する。このパラレル出力はパター
ン検出回路３に与えられる。パターン検出回路３はフレ
ーム同期パターンを“１１１１１０１１”であるものと
し、１ビット誤りを許容して同期パターン検出を行うも
のである。

【００１４】図２は図１中のフレーム検出回路３を説明
するための説明図である。図２（ａ）はフレーム同期パ
ターン（“１１１１１０１１”）を示し、図２（ｂ），
（ｃ）はビット誤りが１ビットのパターンを示してい
る。

【００１５】フレーム検出回路３は、同期パターン検出
において、同期パターンの“０”（負レベル）から
“１”（正レベル）への変化点又は“１”から“０”へ
の変化点であるか否かを考慮している。いま、ステップ
状に変化するディジタル信号を磁気テープ等に記録する
ものとする。この場合、テープの磁化反転は理想的なス
テップ状にならず、裾が広がった山形のパルス波形（以
下、孤立再生波形という）となる。このため、隣接する
データ相互間で符号間干渉が発生しやすくなってしま
う。つまり、再生レベルの変化点においてはエラー発生
確率が高い。

【００１６】図２（ｂ）は第７ビット目が同期パターン
と相違するパターンであり、図２（ｃ）は第３ビット目
が同期パターンと相違するパターンである。図２（ａ）
に示すように、同期パターンの第３ビット目の前後のビ
ットはいずれも“１”である。これに対し、同期パター
ンの第７ビット目においては前後のビットのレベルは異
なり、前ビットは“０”であり、後ビットは“１”であ
る。この同期パターンでは、第３ビット目はエラーとな
る確率が低いことが経験的に知られている。逆に、
“０”から“１”への変化点又は“１”から“０”への
変化点においては、上述したように、比較的エラーが発
生しやすい。この理由から、本実施例のパターン検出回
路３においては、同期パターンの変化点におけるエラー
のみを許容して、他の部分におけるエラーは許容しない
ようにしている。なお、図２（ａ）の同期パターンにお
いて変化点となり得るビットは、第１，５，６，７，８
ビット目のビットである。

【００１７】すなわち、パターン検出回路３はインバー
タＩ1 乃至Ｉ8 、アンド回路Ａ1 乃至Ａ8 及びオア回路
４を有しており、シフトレジスタ２の各出力端Ｑ1 乃至
Ｑ8は夫々インバータＩ1 乃至Ｉ8 に接続されている。
アンド回路Ａ1 は、シフトレジスタ２からのパラレル出
力が図２（ａ）に示す同期パターンと同一パターンであ
る場合にハイレベル（以下、“Ｈ”という）の同期パタ
ーン検出信号を出力する。つまり、アンド回路Ａ1 には
シフトレジスタ２の端子Ｑ1 乃至Ｑ5 ，Ｑ7 ，Ｑ8 から
のパラレル出力が入力されると共に、端子Ｑ6 の出力が
インバータＩ6によって反転されて入力される。アンド
回路Ａ2 はパラレル出力が同期パターンと第１ビット目
のみが異なる場合に“Ｈ”の同期パターン検出信号を出
力するものであり、シフトレジスタ２の端子Ｑ1 ，Ｑ6
からのビット出力が夫々インバータＩ1 ，Ｉ6 によって
反転させて与えられると共に、他の端子Ｑ2 ，Ｑ3 ，Ｑ
4，Ｑ5 ，Ｑ7 ，Ｑ8 からのビット出力はそのまま与え
られる。

【００１８】また、アンド回路Ａ3 にはシフトレジスタ
２の端子Ｑ5 ，Ｑ6 からのビット出力がインバータＩ5
，Ｉ6 によって反転されて与えられ、他の端子Ｑ1 乃
至Ｑ4，Ｑ7 ，Ｑ8 からの出力はそのまま与えられる。
アンド回路Ａ4 にはシフトレジスタ２の全端子Ｑ1 乃至
Ｑ8 の出力がそのまま与えられる。以下同様に、アンド
回路Ａ5 には端子Ｑ6 ，Ｑ7 の出力のみがインバータＩ
6 ，Ｉ7 によって反転されて与えられ、アンド回路Ａ6
には端子Ｑ6 ，Ｑ8 の出力のみがインバータＩ6，Ｉ8
によって反転されて与えられる。こうして、アンド回路
Ａ2 乃至Ａ8 は夫々同期パターンの第１，５，６，７，
８ビット目の誤りを許容して同期パターンを検出する。
アンド回路Ａ1 乃至Ａ8 の出力はオア回路４に与えら
れ、オア回路４はアンド回路Ａ1 乃至Ａ8 出力の論理和
を求めて出力端子５に１ビット誤りを許容した同期パタ
ーン検出信号を出力するようになっている。

【００１９】次に、このように構成された実施例の動作
について説明する。

【００２０】いま、入力端子１を介してシフトレジスタ
２に受信信号が入力されて、シフトレジスタの出力端Ｑ
1 乃至Ｑ8 からパラレル出力“０１１１１０１１”がパ
ターン検出回路３に入力されるものとする。すなわち、
この受信信号のパターンは同期パターンと第１ビット目
のみが異なる。端子Ｑ1 ，Ｑ6 からのビット出力はイン
バータＩ1 ，Ｉ6 によって反転され、アンド回路Ａ2 の
入力は全て“Ｈ”となる。これにより、アンド回路Ａ2
の出力はオア回路４を介して同期検出信号として出力端
子５に出力される。こうして、第１ビット目の１ビット
誤りが許容される。同様に、同期パターンと第５，６，
７，８ビット目のみが異なるパターンの受信信号が入力
された場合には、夫々アンド回路Ａ3 乃至Ａ6 から
“Ｈ”の同期パターン検出信号がオア回路４を介して出
力される。

【００２１】一方、同期パターンと１ビットのみ異なる
パターン“１１０１１０１１”がシフトレジスタ２から
出力されるものとする。端子Ｑ3 からのビット出力は反
転されることなくアンド回路Ａ1 乃至Ａ8 に与えられて
いる。従って、この場合には、アンド回路Ａ1 乃至Ａ8
の出力はいずれもローレベル（以下、“Ｌ”という）と
なり、出力端子５には同期パターン検出信号は現れな
い。

【００２２】このように、本実施例においては、同期パ
ターンと１ビット異なるパターンであっても、“０”か
ら“１”又は“１”から“０”への変化点以外の部分で
はビット誤りを許容しておらず、同期パターン検出信号
は出力されない。すなわち、誤り特性に応じた誤り許容
を行っており、同期パターンの誤検出の発生を低減し
て、正確な誤り検出を可能にしている。

【００２３】図３は本発明の他の実施例を示すブロック
図である。図３において図１と同一の構成要素には同一
符号を付して説明を省略する。

【００２４】図１の実施例においては、信号の変化点の
誤りのみを許容するようにしている。本実施例において
は、更に変化点におけるパターン長差、すなわち、同期
パターンの変化点前後のランレングスの差も考慮してい
る。なお、例えば、同期パターンが“１０１１１０００
００１”である場合の第５ビット目及び第６ビット目の
変化点におけるパターン長差は、第５ビット目以前のラ
ンレングスが３であり、第６ビット目以降のランレング
スが５であるので、２である。上述したように、磁気テ
ープからの再生波形は山形の孤立再生波形となり、符号
間干渉が発生しやすい。このため、通常、他の符号の識
別点における孤立再生波形の振幅を“０”とするように
等化が行われている。しかし、変化点におけるパターン
長差が大きいほど等化は困難となる。この理由から、本
実施例においてはパターン長差が大きい場合にのみビッ
ト誤りを許容するようにしている。

【００２５】シフトレジスタ２からのパラレル出力はＲ
ＯＭ等で構成されたパターン検出回路11に入力される。
パターン検出回路11は同期パターンが“１１１１１０１
１”であるものとして同期パターン検出を行うものであ
り、変化点における誤りを許容して、変化点前後のパタ
ーンのパターン長差に基づいた係数を閾値回路12に出力
するようになっている。すなわち、同期パターンと第
１，５，６，７，８ビットが異なる場合には、誤りビッ
トのパターン長に基づく所定の係数がパターン検出回路
11から出力され、他のビットが異なる場合には０が出力
されるようになっている。

【００２６】閾値回路12には端子13を介して所定の閾値
が入力され、閾値回路12はパターン検出回路11からの係
数が閾値よりも大きい場合には、同期パターンが検出さ
れたものとして同期パターン検出信号を出力端子14に出
力するようになっている。なお、閾値としては伝送系又
は記録系等の誤り特性に基づく値が設定される。

【００２７】また、パターン長差は同期パターン前後の
ビット出力を考慮しなければならない。しかし、同期パ
ターン前後のビット出力は不明であるので、本実施例で
は、同期パターンの最高位ビット又は最下位ビットのパ
ターン長差を求める場合には同期パターン前後のビット
出力のランレングスをいずれも４であるものとし、他の
ビットのパターン長差を求める場合には同期パターン前
後のビット出力のランレングスを２であるものとする。
すなわち、同期パターン“１１１１１０１１”の第１ビ
ット目においては、同期パターン直前に４ビットの
“０”が連続しているものと仮定して、パターン長差を
１とするようになっている。同様に、第５，６，７，８
ビット目におけるパターン長差は夫々６，６，３，２で
ある。

【００２８】パターン検出回路11は、パターン長差に基
づく係数値を下記表１に示すように設定する。係数値は
誤りの発生確率に対応している。ここで、例えば、図４
（ａ）の同期パターンの直前のビットが“０”であれば
第１ビット目は変化点となるが、“１”である場合には
第１ビット目は変化点とならない。この点を考慮して、
パターン検出回路11は、同期パターン前後のビット出力
のランレングスを仮定してパターン長差を求めた場合に
は、上記表１の係数を０．５倍して出力するようになっ
ている。

【００２９】

【表１】なお、パターン検出回路11は同期パターンと一致したパ
ターンが入力された場合には係数として１を出力するよ
うになっている。また、上述したように、パターン検出
回路11をＲＯＭで構成することができる。下記表２はこ
の場合におけるＲＯＭのアドレスと格納している係数値
の例を示している。

【００３０】

【表２】また、本実施例においては２ビット誤りを許容すること
もある。２ビット誤りが発生する確率は、１ビット誤り
が重ねて発生する確率であるので、パターン検出回路11
は各誤りビットのパターン長に基づく係数同士を掛け合
わせて得られる係数を閾値回路12に出力するようになっ
ている。こうして、例えば、５ビット誤りまでのパター
ンについて係数を設定する。

【００３１】次に、このように構成された実施例の動作
について図４及び図５の説明図を参照して説明する。図
４（ａ）は同期パターンを示し、図４（ｂ）乃至（ｆ）
は夫々第１，５，６，７，８ビット目のみが同期パター
ンと相違するパターンを示している。また、図５（ａ）
は同期パターンを示し、図５（ｂ）乃至（ｋ）は下線に
て示す２ビットが同期パターンと相違するパターンを示
している。

【００３２】いま、閾値として０．１が端子13を介して
閾値回路12に与えられるものとし、また、入力端子１を
介してパターン“１１１１１１１１”が入力されるもの
とする。この場合には、図４（ｄ）に示すように、パタ
ーン長差は６である。上述したように、一般的には記録
波形の長さの差が大きいほど（パターン長差が大きいほ
ど）非線形歪みが大きくなりエラーが発生しやすくなる
ので、パターン検出回路11は係数として比較的大きな値
である０．３２を閾値回路12に出力する（表１参照）。
すなわち、係数は、パターン検出回路11に入力される各
ビット出力のうち同期パターンの各ビットと相違するビ
ットがある場合に、このビットが誤りである確率を示し
ており、この場合には、比較的大きな値であるので、第
６ビット目は同期パターンのビット誤りである可能性が
極めて高い。

【００３３】閾値回路12は係数と閾値とを比較する。係
数の方が閾値よりも大きいので、閾値回路12は入力パタ
ーンが同期パターンであるものと判断して同期パターン
検出信号を出力端子14に出力する。

【００３４】また、この閾値の設定によると、２ビット
誤りも許容されることがある。いま、入力端子１を介し
て図５（ｆ）に示すパターン“１１１１０１１１”が入
力されるものとする。このパターンは第５，６ビットが
同期パターンと異なる。第５ビット目のパターン長差は
６であり、第６ビット目のパターン長差も６である。従
って、パターン検出回路11からは係数０．１０２（＝
０．３２×０．３２）が閾値回路12に出力される。係数
の方が閾値よりも大きいので、この場合には、閾値回路
12は同期パターン検出信号を出力端子14に出力する。な
お、図５（ｂ）乃至（ｅ），（ｇ）乃至（ｋ）に示す他
のパターンが入力された場合には、０．１よりも小さい
係数がパターン検出回路11から出力されるので、閾値を
０．１に設定した場合には、これらの２ビット誤りは許
容されない。

【００３５】また、閾値を例えば０．２に設定すると、
変化点における１ビット誤りであっても、図４（ａ），
（ｃ），（ｄ），（ｅ）の４つのパターンしか同期パタ
ーンとして検出されない。

【００３６】このように、本実施例においては、許容す
る誤りビットを変化点に限定すると共に、誤りビットの
パターン長差に基づく係数と所定の閾値とを比較して同
期パターンを検出しており、図１の実施例よりも一層誤
り特性に応じた検出が可能となり、同期パターンの誤検
出及び検出漏れを低減して正確な同期パターン検出を行
うことができる。例えば、記録再生において、通常再生
時よりも特殊再生時における閾値を小さくすることによ
り、特殊再生時の誤り許容を大きくして、同期パターン
の確実な検出を可能にすることもできる。なお、本実施
例においてはパターン長差に基づいて係数を発生してい
るが、パターン長の比に基づいた係数を発生させるよう
にしてもよい。

【００３７】ところで、高密度記録を行うために、垂直
配向特性を有する磁気テープを採用してディジタル信号
を記録する場合には、孤立再生波形は非対称となり、等
化によっても非対称性を除去することができない。この
場合には、“０”から“１”への変化点において“１”
を“０”とするエラーが発生することが多く、また、
“１”から“０”への変化点において“０”を“１”と
するエラーが発生することが多い。この理由から、パタ
ーン検出回路３，11に、受信信号が負レベルから正レベ
ルに変化する変化点では、正レベルの負レベルへの誤り
を許容させると共に負レベルの正レベルへの誤りを許容
させず、また受信信号が正レベルから負レベルに変化す
る変化点では、負レベルの正レベルへの誤りを許容させ
ると共に正レベルの負レベルへの誤りを許容させないよ
うにしてもよい。

【００３８】また、前後のパターン長を求めること等の
理由から、同期パターン長以上のビット数を有するシフ
トレジスタを採用してもよい。

【００３９】

【発明の効果】以上説明したように本発明によれば、同
期パターン検出において伝送系等の誤り特性に合わせた
誤り許容を行うことにより、同期パターンの誤検出及び
検出漏れを低減させることができるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明に係るフレーム同期パターン検出装置の
一実施例を示すブロック図。

【図２】実施例を説明するための説明図。

【図３】本発明の他の実施例を示すブロック図。

【図４】図３の実施例を説明するための説明図。

【図５】図３の実施例を説明するための説明図。

【図６】従来例を説明するための説明図。

【符号の説明】

２…シフトレジスタ、３…パターン検出回路

Claims

【特許請求の範囲】

【請求項１】入力ディジタル信号が入力され、この入
力ディジタル信号に含まれる同期パターンのビット変化
点における誤りのみを許容して同期パターン検出を行う
ことにより、前記同期パターンと同一のパターン及び前
記同期パターンと変化点のみが相違するパターンが入力
された場合に同期パターン検出信号を出力するパターン
検出回路を具備したことを特徴とするフレーム同期パタ
ーン検出装置。
【請求項２】入力ディジタル信号が入力され、この入
力ディジタル信号に含まれる同期パターンのビット変化
点における誤りのみを許容すると共に、前記同期パター
ンの各変化点毎に変化点前のランレングスと変化点後の
ランレングスとに基づく係数を設定し誤りビットに対応
した係数に基づいて誤り発生の度合を出力するパターン
検出回路と、前記誤り発生の度合と所定の閾値とを比較することによ
り、同期パターン検出信号を出力する閾値回路とを具備
したことを特徴とするフレーム同期パターン検出装置。