JPS5896763A - 絶縁ゲート型電界効果トランジスタ素子の製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ素子の製造方法Info
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- JPS5896763A JPS5896763A JP56194974A JP19497481A JPS5896763A JP S5896763 A JPS5896763 A JP S5896763A JP 56194974 A JP56194974 A JP 56194974A JP 19497481 A JP19497481 A JP 19497481A JP S5896763 A JPS5896763 A JP S5896763A
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- Japan
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- drain
- field effect
- effect transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、０Ｍ０Ｅ！半導体装置に関する。
従来０ＭＯ８半導体では、ソース・ドレインＶＣＡＧを
１９いたゲートグヤンネル長２μクル以下のＮＭＯＦ１
ｇ半導体装置は量産ちれているものの、ソース・ドレイ
ンに”Ｂ ’に用い７（ｐｏｈ）ランジスタとソース争
ドレインに”Ｐ ｋ用い［Ｎａｈ トランジスタとを備
えた０ＭＯ８型半導体装置においては、ソース・ドレイ
ン拡散深さく以下Ｘｊ とＩピす）の浅い制御が内部な
た。ｂ、バンチスルーによるゲートチャンネル長限界が
６μｍ程度であった。しかるにＣＭＯ８半導体装斬は］
（’ｋＡ ＯＳ半導体装置に比べ、小型化の点で劣ると
いう欠点があった。
１９いたゲートグヤンネル長２μクル以下のＮＭＯＦ１
ｇ半導体装置は量産ちれているものの、ソース・ドレイ
ンに”Ｂ ’に用い７（ｐｏｈ）ランジスタとソース争
ドレインに”Ｐ ｋ用い［Ｎａｈ トランジスタとを備
えた０ＭＯ８型半導体装置においては、ソース・ドレイ
ン拡散深さく以下Ｘｊ とＩピす）の浅い制御が内部な
た。ｂ、バンチスルーによるゲートチャンネル長限界が
６μｍ程度であった。しかるにＣＭＯ８半導体装斬は］
（’ｋＡ ＯＳ半導体装置に比べ、小型化の点で劣ると
いう欠点があった。
本発明は、かかる従来技術の欠点をなくする１ζめＫ、
ｘｊの浅い制御を可能にし、ソース争ドレインＶＣ”Ｂ
を用い＊Ｐｃｈ）ランジスタとソース・ドレインに３１
ｐｌ用い１こＮａｈ）ランジスタと’（ｒｌｉｌえ７（
０）ｔ＋ ０８型半導体装置において、ゲートチャンネ
ル長が２ｔｒｍ以下の０Ｍ０ＥＩ型半導体装置を提供す
る。
ｘｊの浅い制御を可能にし、ソース争ドレインＶＣ”Ｂ
を用い＊Ｐｃｈ）ランジスタとソース・ドレインに３１
ｐｌ用い１こＮａｈ）ランジスタと’（ｒｌｉｌえ７（
０）ｔ＋ ０８型半導体装置において、ゲートチャンネ
ル長が２ｔｒｍ以下の０Ｍ０ＥＩ型半導体装置を提供す
る。
以下、実施例谷・用いて詳細に説明する。
第１図は、従来及び本発明の多結晶ンリコンゲ−トＯＭ
ＯＳ半導体装置の製作工程であり、ｐａｈソース魯ド
レイン形成１１Ｂイオン注入とＮｏｈソース・ドレイン
形成：ｌｉｐミルイオン後のアニールは従来工程でばＮ
２熱拡散アニール（ｎ）で行ない、一方、本発明の実施
例によれば、表面層を数秒間のランプ加熱（＋）により
了ニールする。
ＯＳ半導体装置の製作工程であり、ｐａｈソース魯ド
レイン形成１１Ｂイオン注入とＮｏｈソース・ドレイン
形成：ｌｉｐミルイオン後のアニールは従来工程でばＮ
２熱拡散アニール（ｎ）で行ない、一方、本発明の実施
例によれば、表面層を数秒間のランプ加熱（＋）により
了ニールする。
第２図は、多結晶シリコンゲート１−′ｃｈトランジス
タの断面図であり、ソース・ドレインの拡散深さをｘｊ
（Ｂ）で示す。ソース・ドレインリボロンＢで形成さｊ
ｌている。
タの断面図であり、ソース・ドレインの拡散深さをｘｊ
（Ｂ）で示す。ソース・ドレインリボロンＢで形成さｊ
ｌている。
３ｔ６図は、多結晶シリコンゲート１ｎｃｈ）ランジス
タの断面図であり、ソース−ドレインの拡散深さをｘｊ
（Ｐ）で示す。ソース・ドレインはリンＰで形成されて
いる。
タの断面図であり、ソース−ドレインの拡散深さをｘｊ
（Ｐ）で示す。ソース・ドレインはリンＰで形成されて
いる。
不発明のトランジスタの断■溝造は、ｘｊ（Ｂ）とｘｚ
（Ｐ）がともに各々従来のトランジスタのｘｊ（Ｂ）
とｘｊ（ｐ） より０．５７１ ｒｎ程就浅く、従
ってＰｃｈＩＮ？ｌｂ共にゲート長が１μｍ８度短；ｏ
１りなり、２／ｉｒｎ弱のゲート長を持つＣ１・ＡＯ８
半導体装齢左回能となる。
（Ｐ）がともに各々従来のトランジスタのｘｊ（Ｂ）
とｘｊ（ｐ） より０．５７１ ｒｎ程就浅く、従
ってＰｃｈＩＮ？ｌｂ共にゲート長が１μｍ８度短；ｏ
１りなり、２／ｉｒｎ弱のゲート長を持つＣ１・ＡＯ８
半導体装齢左回能となる。
第４図〜第９図は、表面ヒーター塩ｉＪｊ １３ Ｕ
０℃でランプ加熱アニールを数秒間合な゛った時のソー
ト抵抗及びＸｊを示し、Ｎ２熱拡散アニールを行なった
時のソート抵抗及びＸｊ と比較している。
０℃でランプ加熱アニールを数秒間合な゛った時のソー
ト抵抗及びＸｊを示し、Ｎ２熱拡散アニールを行なった
時のソート抵抗及びＸｊ と比較している。
第４図は、ボｏ ｙ ４ Ｘ １０１５ｃｍ−２＃ ４
０ ＫｅＶ”ｉ注入した時の７−ト抵抗とランプ加熱時
間との相関である。７は、１０００℃２０分のＮ２熱拡
散アニールを行なった時の７−ト抵抗で、約２７Ω／口
である。ラング加熱全６秒行なえば、熱アニールと同程
度になる。
０ ＫｅＶ”ｉ注入した時の７−ト抵抗とランプ加熱時
間との相関である。７は、１０００℃２０分のＮ２熱拡
散アニールを行なった時の７−ト抵抗で、約２７Ω／口
である。ラング加熱全６秒行なえば、熱アニールと同程
度になる。
第５図は、す７４Ｘ１０”ｔｍ−２＊４０ＫｅＶ ｆ注
入した時のソート抵抗とランプ加熱時間との相関である
。８は１０００℃２０分のＮ２熱拡散アニールケ行なっ
た時の／−ト抵抗で、約２２ Ｌｉ／口である。ランプ
加熱を６秒行なえば、熱了ニールと同程度になる。
入した時のソート抵抗とランプ加熱時間との相関である
。８は１０００℃２０分のＮ２熱拡散アニールケ行なっ
た時の／−ト抵抗で、約２２ Ｌｉ／口である。ランプ
加熱を６秒行なえば、熱了ニールと同程度になる。
第６図は、７ｆ： ｏ ７４ ×１０１５釧−” ＊
４０ Ｋ ｅ Ｖ ｆｆｉ注入した時のｘｊ（Ｂ）とラ
ンプ加熱時間との相関である。９は１０００℃２０分の
Ｎ２熱拡散アニールを行なった時のｘｊ（Ｂ）で、約１
μｍである。
４０ Ｋ ｅ Ｖ ｆｆｉ注入した時のｘｊ（Ｂ）とラ
ンプ加熱時間との相関である。９は１０００℃２０分の
Ｎ２熱拡散アニールを行なった時のｘｊ（Ｂ）で、約１
μｍである。
第７図は、リン４ Ｘ １０１５ａｎ−２＊ ４０ Ｋ
ｅＶ ’ｆ注入した時のＸｊ（Ｐ）とランプ加熱時間と
の相関である。１０（ｄ１０００℃２ｏ分のＮ２熱拡散
アニール會行なった時のスｊ（Ｐ）で、約１μπＬであ
る。
ｅＶ ’ｆ注入した時のＸｊ（Ｐ）とランプ加熱時間と
の相関である。１０（ｄ１０００℃２ｏ分のＮ２熱拡散
アニール會行なった時のスｊ（Ｐ）で、約１μπＬであ
る。
第８図は、ホｏ ７４ Ｘ １０”ｃｍ−” ノ時のｘ
ｊ（Ｂ）と打ち込みエネルギーとの相関であり、ランプ
加熱によればＸ、１（Ｂ）ユ０．４１ｔ ｇｎ を提
供できる。
ｊ（Ｂ）と打ち込みエネルギーとの相関であり、ランプ
加熱によればＸ、１（Ｂ）ユ０．４１ｔ ｇｎ を提
供できる。
第９図は、リン４ Ｘ １０”ｃｒｎ−２の時のｘｊ（
ｐ）と打ち込みエネルギーとの相関であり、ランプ加熱
によりばｘｊ（Ｐ）：；０．４μｍ を提供できる。
ｐ）と打ち込みエネルギーとの相関であり、ランプ加熱
によりばｘｊ（Ｐ）：；０．４μｍ を提供できる。
第８図・第９図は、ランプ加熱６秒でアニールを行なっ
た。
た。
以上から、ランプ加熱アニールを用いることによりＮ２
拡散アニールより活性化が大きく、シがもｐｏｈと１Ｊ
ａｈのどちらのトランジスタの拡散深さもｘ３＝０．４
μｍに制御可能になり、ｐａｈ ｍ １Ｊｃｈとも［２
μｍ以下のゲート長を持つ０ＭＯ８型半導体装置が提供
できる。
拡散アニールより活性化が大きく、シがもｐｏｈと１Ｊ
ａｈのどちらのトランジスタの拡散深さもｘ３＝０．４
μｍに制御可能になり、ｐａｈ ｍ １Ｊｃｈとも［２
μｍ以下のゲート長を持つ０ＭＯ８型半導体装置が提供
できる。
８ｇ１図・・・従来及び本発明による０ＭＯ８半導体装
置の製造工程 第２１図・・・多結晶シリコンゲートＰｏｈ）ランジス
タの断面構造図。 ５− 第６図・・・多結晶ンリコンゲー）ＩＪｃｈ）ランジス
タの断面構造図。 第４図〜第９図・・・ランプ加熱アニール’ｘ 行ｙつ
１６時のソート抵抗及びＸｊの実験測定値。 １・・・多結晶シリコン ２・・・ｐｏｈソース拳ドレインボロン拡散層６・・・
素子分離領域 ４・・・ｎ Ｗｅｌｌ領域６・・・
Ｎｃｈソース・ドレインリン拡散層領域７・・・Ｎ２熱
拡散アニール１０ＵＯ℃２０分を行なった時のソート抵
抗 ８・・・Ｎ２熱拡散アニール１０００℃２０分を行なっ
た時のソート抵抗 ９・・・Ｎ２熱拡散アニールＩＵＯＩＪｔ？、２０分を
行なった時のｘｊ（Ｂ） １０・・・Ｎ２熱拡散アニール１０００１：２０分を行
なった時のｘｊ（Ｐ）。 以上 出願人 株式会社 趣訪精工舎 代理人 弁理士 最上 務 ６− 第８図 ｊ丁シυ−リＥｎ弓と （ヒフ２ 第９図
置の製造工程 第２１図・・・多結晶シリコンゲートＰｏｈ）ランジス
タの断面構造図。 ５− 第６図・・・多結晶ンリコンゲー）ＩＪｃｈ）ランジス
タの断面構造図。 第４図〜第９図・・・ランプ加熱アニール’ｘ 行ｙつ
１６時のソート抵抗及びＸｊの実験測定値。 １・・・多結晶シリコン ２・・・ｐｏｈソース拳ドレインボロン拡散層６・・・
素子分離領域 ４・・・ｎ Ｗｅｌｌ領域６・・・
Ｎｃｈソース・ドレインリン拡散層領域７・・・Ｎ２熱
拡散アニール１０ＵＯ℃２０分を行なった時のソート抵
抗 ８・・・Ｎ２熱拡散アニール１０００℃２０分を行なっ
た時のソート抵抗 ９・・・Ｎ２熱拡散アニールＩＵＯＩＪｔ？、２０分を
行なった時のｘｊ（Ｂ） １０・・・Ｎ２熱拡散アニール１０００１：２０分を行
なった時のｘｊ（Ｐ）。 以上 出願人 株式会社 趣訪精工舎 代理人 弁理士 最上 務 ６− 第８図 ｊ丁シυ−リＥｎ弓と （ヒフ２ 第９図
Claims (1)
- 【特許請求の範囲】 集積回路をＭ成する絶縁ゲート型電界効果トランジスタ
素子において、 ソース争ドレインがボロンで形成された、ゲート長２μ
ｍ以下のＰチャンネルトランジスタと、ソース・ドＩ／
インがリンで形Ｈ，された、ゲート長２ノロｎ以下のＮ
チャンネルトランジスタと牙、備えてなることを特徴と
するＯ Ｍ ＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194974A JPS5896763A (ja) | 1981-12-03 | 1981-12-03 | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194974A JPS5896763A (ja) | 1981-12-03 | 1981-12-03 | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033138A Division JPH02353A (ja) | 1989-02-13 | 1989-02-13 | Ｃｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896763A true JPS5896763A (ja) | 1983-06-08 |
| JPH0221148B2 JPH0221148B2 (ja) | 1990-05-11 |
Family
ID=16333434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194974A Granted JPS5896763A (ja) | 1981-12-03 | 1981-12-03 | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896763A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601862A (ja) * | 1983-06-20 | 1985-01-08 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS6077419A (ja) * | 1983-10-04 | 1985-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0629316A (ja) * | 1993-01-18 | 1994-02-04 | Seiko Epson Corp | 半導体装置の製造方法 |
| US6218270B1 (en) | 1998-03-04 | 2001-04-17 | Nec Corporation | Method of manufacturing semiconductor device having shallow junction |
| JP2002332073A (ja) * | 2001-05-08 | 2002-11-22 | Rootarii Kk | 微小穿孔シート |
-
1981
- 1981-12-03 JP JP56194974A patent/JPS5896763A/ja active Granted
Non-Patent Citations (2)
| Title |
|---|
| APPL PHYS LETT INCOHERENT-LIGHT-FLASH ANNEALING OF PHOSPHORUS-IMPLANTED SILICON=1980 * |
| JAPANESE JOURNAL OF APPLIED PHYSICS RADIATION ANNEALING OF BORON-IMPLANTED SILICON WITH A HALOGEN LAMP=1980 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601862A (ja) * | 1983-06-20 | 1985-01-08 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS6077419A (ja) * | 1983-10-04 | 1985-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0629316A (ja) * | 1993-01-18 | 1994-02-04 | Seiko Epson Corp | 半導体装置の製造方法 |
| US6218270B1 (en) | 1998-03-04 | 2001-04-17 | Nec Corporation | Method of manufacturing semiconductor device having shallow junction |
| JP2002332073A (ja) * | 2001-05-08 | 2002-11-22 | Rootarii Kk | 微小穿孔シート |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221148B2 (ja) | 1990-05-11 |
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