JPH05264602A - メタステーブル状態検出装置 - Google Patents

Abstract

(57)【要約】 【目的】デジタル回路に関してメタステーブル状態の可
能性があるか否かを効果的に検出し得るメタステーブル
状態検出装置を提供すること。 【構成】互いに非同期関係の第１信号（トリガ信号）及
び第２信号（トリガ・ホールドオフ信号）を受けるデジ
タル回路のメタステーブル状態の可能性があるか否かを
検出するメタステーブル状態検出装置。第２信号の所定
の状態遷移前に第１信号の第１状態を表す情報を記憶す
る第１ラッチ３４と、第２信号の上記所定の状態遷移
後、所定時間間隔中に上記第１信号の上記第１状態から
第２状態への遷移を表す情報を記憶する第２ラッチ３６
と、第１及び第２ラッチ内の情報に応じて上記第１及び
第２信号の状態遷移が上記所定の期間内に発生したか否
かを表す信号を発生するアンド・ゲート４４とを備えて
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、タイミング・ジッタに
起因する誤差を排除する為のメタステーブル状態検出装
置に関する。

【０００２】

【従来技術及び発明が解決しようとする課題】高速オシ
ロスコープでデジタル回路を測定する場合に、デジタル
回路の不安定状態に起因するタイミング・ジッタ（以下
単にジッタという）が問題になる。オシロスコープの内
部信号の論理状態間の遷移と殆ど同時に外部被測定信号
がある状態から別の状態に遷移する時にジッタが発生す
る。この現象は、外部信号がデジタル信号であろうとア
ナログ信号であろうと発生する。回路設計者は、以前か
らこのような「競合」状態の問題に気付いており、全て
の信号を共通のシステム・クロックで駆動する同期型回
路を使用することにより、論理信号の遷移時点の一致の
問題を排除しようと努力してきた。

【０００３】このような競合状態が論理回路において問
題になるのは、例えば、フリップ・フロップの異なる入
力端に夫々供給された２つの信号が論理状態を殆ど同時
に遷移した時に、そのフリップ・フロップの出力状態が
不定状態になるような場合である。大抵は出力結果は正
しくなるが、回路の状態が最終の安定状態に達するまで
出力信号は無意味な遷移を続けることもある。また、予
測出来ない遅延時間の経過後に出力信号が最終状態に移
ることもある。このような予測出来ない不安定な信号状
態をメタステーブル状態と呼んでいる。

【０００４】オシロスコープの如き測定器では、測定用
内部信号と外部から印加された被測定信号との同期関係
を保証することは出来ない。このような同期関係が保証
されない信号の組み合わせの一例は、トリガ信号とトリ
ガ・ホールド・オフ信号である。トリガ信号は、一般に
被測定外部信号から導かれるものなので、未知の波形特
性を持った時間的に勝手に変化する信号である。オシロ
スコープが一旦トリガされると、トリガ・ホールド・オ
フ信号のような種々の信号が内部回路で発生する。トリ
ガ・ホールド・オフ信号は、現在の測定が完了し、オシ
ロスコープが次の測定の準備が出来るまで次のトリガ信
号が発生するのを防止する為の信号である。次の新しい
トリガ信号をオシロスコープが発生するのと殆ど同時に
トリガ・ホールド・オフ信号が論理状態を遷移した場合
にジッタが発生するかも知れない。どの程度の時間的な
一致がジッタの原因となるかは、トリガ信号及びトリガ
・ホールド・オフ信号によって駆動されるデジタル回路
の既知の電気的特性から決まる。

【０００５】二重同期回路のような従来の技術は、上述
の問題を軽減するがトリガのジッタをなくすことは出来
ない。この二重同期回路は、米国オレゴン州、ビーバー
トンのテクトロニクス社が製造している１１０００シリ
ーズの如き種々のオシロスコープに使用されている。

【０００６】図６は、従来の二重同期回路８のブロック
図である。この回路では、非同期型デジタル回路のメタ
ステーブル状態の影響を軽減出来るがなくすことは出来
ない。トリガ・ホールドオフ信号とトリガ信号が第１フ
リップ・フロップ１４のＤ入力端及びクロック入力端Ｃ
に夫々供給される。トリガ信号の論理状態の立ち上がり
遷移に応じてＤ入力端の状態がフリップ・フロップ１４
のＱ出力端１６に発生する。このＱ出力端１６の信号
は、Ｄ入力端のトリガ・ホールドオフ信号の論理状態変
化と同時に入力端１２のトリガ信号が状態変化した場合
にメタステーブル状態となるかも知れない。

【０００７】このメタステーブル状態になる確率を低減
する為に、第２フリップ・フロップ１８のＤ入力端がフ
リップ・フロップ１４のＱ出力端１６に接続されてい
る。フリップ・フロップ１８のクロック入力端Ｃは、遅
延素子２０を介してトリガ信号を受ける。この遅延素子
２０によりトリガ信号に与えられる遅延時間は、フリッ
プ・フロップ１４の信号伝播時間より長い。遅延素子２
０は、複数のゲートを直列接続したり、長いケーブルを
使用する等により実現され、その出力端のトリガ信号を
所望時間遅延させることが出来る。従って、フリップ・
フロップ１８は、フリップ・フロップ１４のＱ出力端１
６の信号と遅延素子２０からの信号を入力信号として受
ける。

【０００８】二重同期回路８の動作は、フリップ・フロ
ップ１４の出力端１６の信号がメタステーブル状態にな
っても、遅延素子２０を介して遅延トリガ信号出力２２
がフリップ・フロップ１８に供給されるまでの間に安定
するであろうという仮定に基づいている。従って、第２
フリップ・フロップ１８の出力２４は、信頼できる主ホ
ールドオフ信号であると考えられる。この二重同期回路
８の問題は、確率は小さいが、第１フリップ・フロップ
１４の出力端１６に信号が発生する時点が遅延素子２０
からの遅延トリガ信号より遅れること、又は出力端１６
の信号が正しい論理状態に安定せずフリップ・フロップ
１８の出力端２４の信号の信頼性を損なうことである。

【０００９】メッツによる米国特許第４７９７５７２号
（特開昭６３−２０００７１号）の公報に開示されたト
リガ再同期回路もトリガのジッタを軽減するが完全に除
去することは出来ない。この特許の説明によれば、従来
のトリガ検出回路の後段に遅延素子及び論理ゲートを設
けることにより、遅延素子の伝播時間を超えるような時
間的なずれがトリガ信号とトリガ・ホールドオフ信号と
の間にない限りトリガ信号のジッタの問題を除去できる
としている。このメッツによる回路も同期回路の別の形
態に過ぎない。

【００１０】トリガのジッタは、特に高速デジタル・サ
ンプリング・オシロスコープにおいて大きな問題とな
る。すなわち、トリガ・ジッタがあるとサンプリングさ
れ、記憶された測定点が不正確な位置に表示されるので
波形表示が混乱し、表示全体をクリアするまでその混乱
が継続するからである。更に、オシロスコープの測定帯
域幅が広がると、それにつれてトリガ帯域幅も広げる必
要が生じ、測定帯域幅以上のトリガ帯域幅を実現しなけ
ればならない。トリガ帯域幅を広げることは、トリガの
時間的ジッタの原因となるメタステーブル状態の発生確
率を増加することを意味する。

【００１１】このように、メタステーブル状態に起因す
るトリガ・ジッタの発生を軽減するだけでなくジッタを
除去することが重要である。生憎と、ジッタを低減する
為の従来の回路構成では、ジッタの発生を防ぐ為に設計
する論理回路の有効帯域幅を犠牲にする傾向があったの
である。

【００１２】従って、本発明の目的は、デジタル回路に
関してメタステーブル状態の可能性があるか否かを効果
的に検出し得るメタステーブル状態検出装置を提供する
ことである。

【００１３】

【課題を解決する為の手段】本発明は、各々２状態間で
遷移する互いに非同期の第１及び第２信号を受けるデジ
タル回路のメタステーブル状態の可能性があるか否かを
検出するメタステーブル状態検出装置を提供している。
この装置は、第２信号の所定の状態遷移前に第１信号の
所定の第１状態を表す情報を記憶する第１記憶手段３４
と、第２信号の所定の状態遷移後、所定時間間隔中に上
記第１信号の上記第１状態から第２状態への遷移を表す
情報を記憶する第２記憶手段３６と、上記第１及び第２
記憶手段内の情報に応じて上記第１及び第２信号の状態
遷移が上記所定の期間内に発生したか否かを表す検出信
号を発生する検出出力手段４４とを備えている。

【００１４】

【実施例】図１は、本発明に係る論理状態遷移検出器２
８の一実施例の構成を示すブロック図である。この検出
器２８は、遅延素子３２によって決まる所定の時間間隔
の範囲以内でトリガ信号とトリガ・ホールドオフ信号の
論理変化が発生した場合に出力端３０にメタステーブル
状態の発生可能性を示すメタステーブル可能信号を発生
する。メタステーブル状態が発生するのは、論理装置の
製造元で決めている特定の時間よりも短い間隔で論理入
力信号が状態遷移した場合である。論理装置には、入力
される論理信号の最小セットアップ時間及び最小ホール
ド時間等を特定した仕様書が添付されている。本発明で
は、オシロスコープの論理回路がメタステーブル状態に
ならずに動作できるようにセットアップ時間及びホール
ド時間の仕様からはずれて論理状態が遷移した場合を検
出する。遅延素子３２で与えられる遅延時間は、トリガ
信号及びトリガ・ホールドオフ信号により駆動される論
理回路の仕様を満足する為のセットアップ時間及びホー
ルド時間以上に設定される。

【００１５】図１において、トリガ信号は２つの記憶素
子、ラッチ３４及び３６のＤ入力端に供給される。トリ
ガ・ホールドオフ信号は、ラッチ３４のＣ入力端及び遅
延素子３２の入力端に供給される。遅延素子３２の出力
端子３８から出力される遅延トリガ・ホールドオフ信号
は、ラッチ３６のＣ入力端に供給される。ラッチ３４及
び３６は、後述するようにフォロー・アンド・ホールド
・ラッチとして動作する。

【００１６】一般に、Ｃ入力信号が真（論理「１」）で
あれば、Ｑ出力は、Ｄ入力端の入力信号の論理状態に従
う（即ち、フォローする）。Ｃ入力端が偽（論理
「０」）であれば、Ｄ入力端に最後に印加された信号の
論理状態を維持（即ち、ホールド）している。オシロス
コープのトリガ回路において、時間的に問題となる瞬間
は、トリガ・ホールドオフ信号が真から偽に変化する時
に発生するので、ラッチ３４はトリガ・ホールドオフ信
号が偽に変化する時にトリガ信号の論理状態を出力端３
９に出力し、ラッチ３６は、遅延素子３２からの遅延ト
リガ・ホールドオフ信号が偽に変化する時にトリガ信号
の状態をＱ出力端４２に出力する。

【００１７】遅延トリガ・ホールドオフ信号が偽に変化
した後でラッチ３４及び３６のＱ出力端３９及び４２が
同じ論理状態であれば、トリガ・ホールドオフ信号が遅
延素子３２を通過する際にトリガ信号が論理状態を変化
していないことになる。もし、遅延トリガ・ホールドオ
フ信号が偽に状態変化した後にＱ出力端３９及び４２が
異なる論理状態であれば、トリガ・ホールドオフ信号が
遅延素子３２を通過する間にトリガ信号の論理状態が変
化したことになる。即ち、トリガ信号とトリガ・ホール
ドオフ信号の状態変化の一致程度は、遅延素子３２の伝
播遅延時間までの時間量の範囲である。ラッチ３４及び
３６に記憶された論理状態の違いは、ラッチ３４の反転
Ｑ出力端４０とラッチ３６のＱ出力端４２とから異なる
入力をアンド・ゲート４４に供給することによって検出
する。アンド・ゲート４４の出力端３０は、図１の検出
回路２８の出力端であって、ここからメタステーブル状
態の発生可能性を示すメタステーブル可能信号が発生さ
れる。

【００１８】遅延素子３２は、その出力端３８からの出
力よりは少ない遅延量のトリガ・ホールドオフ信号を出
力する遅延タップ４５を有する。遅延タップ４５は、こ
の例では遅延素子３２の中央に設けられている。実際の
動作では、遅延タップ４５の位置、即ちそこから出力さ
れる信号の遅延量は、本発明を実現する論理回路に必要
なセットアップ時間及びホールド時間によって決まる。

【００１９】図２は、図１の状態遷移検出回路２８とト
リガ検出用フリップ・フロップ５０とを含む本発明の一
実施例の回路図である。トリガ信号検出用フリップ・フ
ロップ５０では、Ｃ（クロック）入力端５２にトリガ信
号が供給され、Ｄ入力端には遅延素子３２の遅延タップ
４５からの遅延トリガ・ホールドオフ信号が供給され
る。遅延タップ４５の出力は、駆動する論理回路の条件
に応じて反転信号か非反転信号かの何れでも良い。この
トリガ検出用フリップ・フロップ５０の場合には、トリ
ガ・ホールドオフ信号が偽の時にＤ入力端５４の信号が
真であるべきなので、遅延素子３２の遅延タップ４５の
出力信号を反転する必要がある。論理状態の反転の技法
については、遅延素子３２の遅延時間及びタップの条件
と共に後述する。

【００２０】説明の便宜上、遅延素子３２の伝播遅延時
間を２００ナノ秒とし、遅延タップ４５が遅延素子の中
央に位置しているものとする。トリガ・ホールドオフ信
号が時点０で論理状態が偽に遷移したとすると、遅延タ
ップ４５の信号は１００ナノ秒後に真に変化し、トリガ
検出用フリップ・フロップ５０のＤ入力端をセットして
フリップ・フロップ５０をイネーブル状態にする。その
後、時点０から２００ナノ秒以上経過した後にトリガ信
号の論理状態が真に変化したとすると、トリガ検出用フ
リップ・フロップ５０のＱ出力端５６の論理状態は、論
理状態遷移検出回路２８の動作より遅れて変化するので
メタステーブル状態の発生可能性を示すメタステーブル
可能信号が検出出力端３０から発生しない。

【００２１】しかし、もしトリガ信号が時点０から１５
０ナノ秒経過時点で真に遷移した場合には、トリガ検出
用フリップ・フロップ５０のＱ出力端５６は、論理遷移
検出回路２８の動作時間内に変化するので、検出出力端
３０からメタステーブル状態の可能性を示すメタステー
ブル可能信号が発生される。

【００２２】時点０から５０ナノ秒経過時点でトリガ信
号が真に遷移した場合には、トリガ検出用フリップ・フ
ロップ５０のＤ入力端５４にタップ４５からの遅延トリ
ガ阿ホールドオフ信号が到着する前にフリップ・フロッ
プ５０の状態が変化することになる。これは、遅延素子
３２の遅延時間で決まる論理状態遷移検出回路２８の動
作時間内なので、遷移検出出力端３０からメタステーブ
ル状態の可能性を示すメタステーブル可能信号が出力さ
れる。

【００２３】上述の３つの例が示しているように、メタ
ステーブル可能信号が発生しないのにトリガ検出用フリ
ップ・フロップ５０が論理状態を変化させるのは、遅延
素子３２のタップ出力端４５に遅延トリガ・ホールドオ
フ信号が真に変化した時点からラッチ３６のセットアッ
プ時間及びホールド時間に０．１ナノ秒を加えた時間経
過以後にトリガ信号が発生したのをＣ入力端５２が検出
するという条件の場合だけである。

【００２４】遅延素子３２の伝播遅延時間がラッチ３４
及び３６並びにトリガ検出用フリップ・フロップ５０の
セットアップ時間及びホールド時間に比べて十分に長い
場合には、フリップ・フロップ５０は、トリガ信号の状
態遷移とトリガ・ホールドオフ信号の状態遷移との時間
差が遅延素子３２の伝播遅延時間を超えている場合のみ
トリガのメタステーブル状態と無関係となる。トリガ検
出用フリップ・フロップ５０のＱ出力端５６は、オシロ
スコープで通常使用される主トリガ信号を表している。

【００２５】図３は、本発明をオシロスコープに応用し
た場合の一実施例の構成を示すブロック図である。この
回路は、例えば米国カリフルニア州サンジエゴのアプラ
イド・マイクロ・サーキッツ・コーポレーション（ＡＭ
ＣＣ）が製造販売しているＱ３５００シリーズの如きＥ
ＣＬ（エミッタ結合論理）ゲート・アレイを用いて構成
されている。当業者が本発明の回路を構成する際に、他
のメーカの例えばＴＴＬのような異なる論理ゲート又は
分離型の論理チップ等を用いても良いし、それらを組み
合わせても良いことは勿論である。本発明の新規性又は
有用性に何等影響することなく構成した回路の性能を更
新することは可能である。遅延素子３２の伝播遅延時間
も異なる論理ゲート・ファミリーの異なるセットアップ
時間及びホールド時間等の仕様に合わせて変更する必要
もあるであろう。

【００２６】図３において、トリガ・ホールドオフ信号
はバッファ論理素子５８及び６０を介してトリガ検出用
フリップ・フロップ５０のリセット入力端（ＡＲ）５７
に供給される。これらバッファ５８及び６０は、トリガ
・ホールドオフ信号の負荷を低減する為のものである。
トリガ検出用フリップ・フロップ５０のＱ出力端５６
は、トリガ・ホールドオフ信号が真である限り偽の状態
に維持されている。トリガ・ホールドオフ信号は、バッ
ファ５８及び６０により遅延された後にトリガ検出用フ
リップ・フロップのリセット入力端５７に供給される。
バッファ５８及び６０の遅延時間を補償する為に、バッ
ファ６２、６４及び６６がバッファ５８及び６０の遅延
時間を超える時間だけトリガ・ホールドオフ信号を遅延
させ、この遅延トリガ・ホールドオフ信号がラッチ３４
のＣ入力端と遅延素子３２の入力端３７に供給される。
バッファ６２、６４及び６６による遅延時間は、トリガ
検出用フリップ・フロップ５０のリセット信号が確実に
偽になってからトリガ検出用フリップ・フロップ５０の
Ｃ入力端のトリガ信号が真になるようにトリガ検出用フ
リップ・フロップ５０の製造元の仕様書に記載されたリ
セット解除時間に基づいて設定されている。

【００２７】図３において、論理信号線の多くは差動対
を構成している。上述のＡＭＣＣのＱ３５００シリーズ
のようなＥＣＬ論理の場合、差動対を用いると論理動作
を高速化し且つ回路のノイズ除去比を改善することが出
来る。信号の論理状態の反転は、単に差動対の一方と他
方を交換して接続するだけで容易に行える。例えば、遅
延素子３２に入力されたトリガ・ホールドオフ信号の状
態を反転するには、遅延タップ４５において必要な反転
の為の接続交換を行えば良い。トリガ信号は、バッファ
６８を介してラッチ３４及び３６のＤ入力端並びにトリ
ガ検出用フリップ・フロップ５０のＣ入力端５２に非反
転信号として供給される。

【００２８】論理状態遷移検出回路２８は、ラッチ３４
及び３６、遅延素子３２、アンド・ゲート４４並びにバ
ッファ７０で構成されている。遅延素子３２は、直列論
理バッファ７４、７６、７８及び８０で構成されてい
る。バッファ７８の入力端の論理信号反転遅延素子３２
の入力端３７での速い方の信号の補償の為であり、これ
によりラッチ３６のＣ入力端に適切な極性の信号を供給
出来る。アンド・ゲート４４の入力端には、ラッチ３４
のＱＮ出力４０とラッチ３６のＱ出力４２が供給され
る。アンド・ゲート４４の出力端は、バッファ７０の入
力端に接続されている。バッファ７０の出力端３０は、
メタステーブル可能信号を発生する。

【００２９】トリガ検出用フリップ・フロップ５０は、
図２について説明したのと本質的に同様の動作を行う。
バッファ６８の出力端７３に出力されるバッファ出力ト
リガ信号は、トリガ検出用フリップ・フロップ５０のＣ
入力端に供給され、遅延素子３２のタップ４５に出力さ
れるタップ出力トリガ・ホールドオフ信号は、フリップ
・フロップ５０のＤ入力端に供給される。フリップ・フ
ロップ５０のＱ及びＱＮ出力端は、バッファ７２に接続
され、このバッファ７２の出力は、主トリガ信号とな
る。

【００３０】図４は、本発明に係る重要な信号のタイミ
ング図である。Ａ行のバッファ出力トリガ信号は、フリ
ップ・フロップ５０のＣ入力端５２、ラッチ３４のＤ入
力端及びラッチ３６のＤ入力端に供給される。フリップ
・フロップ５０のセットアップ時間及びホールド時間
は、このタイミング図ではバッファ出力トリガ信号波形
の立ち上がりエッジの影部で示されている。

【００３１】Ｂ行のタップ出力トリガ・ホールドオフ信
号は、フリップ・フロップ５０のＤ入力端５４に供給さ
れる信号である。この波形の立ち上がりエッジの影部
は、フリップ・フロップ５０のＣ入力端５４に供給され
るＡのバッファ出力トリガ信号に対してフリップ・フロ
ップ５０のセットアップ時間及びホールド時間の制限に
タップ出力トリガ・ホールドオフ信号が違反してメタス
テーブル状態となり得る時間を示している。

【００３２】Ｃ行のフリップ・フロップ５０のＱ出力５
６の波形は、フリップ・フロップ５０のメタステーブル
状態の可能性の為に論理状態が不安定となる時間領域を
示している。

【００３３】Ｄ行のバッファ出力トリガ・ホールドオフ
信号は、ラッチ３４のＣ入力端と遅延素子３２の入力端
３７に供給される。ラッチ３４のセットアップ時間とホ
ールド時間は、この波形の影部に示されている。遅延素
子３２の入力端３７からタップ端子４５までの遅延時間
は、ラッチ３４のホールド時間とフリップ・フロップ５
０のセットアップ時間の和以上に設定する必要がある。

【００３４】Ｅ行の遅延トリガ・ホールドオフ信号は、
ラッチ３６のＣ入力端に供給される。遅延素子３２のタ
ップ端子４５から出力端３８までの遅延時間は、フリッ
プ・フロップ５０のホールド時間とラッチ３６のセット
アップ時間との和以上の時間に設定される。ラッチ３６
のセットアップ時間及びホールド時間は、この波形の影
部として示されている。

【００３５】上述のようにタイミング条件が成立した場
合には、回路は正常に動作し、ラッチ３４及び３６並び
にフリップ・フロップ５０の３つの素子の１つのみがメ
タステーブル状態となり得るだけである。残りの３つの
信号は、ラインＦに示したラッチ３４のＱＮ出力端４０
の波形、ラインＧに示したラッチ３６のＱ出力４２の波
形及びラインＨに示したバッファ７０の出力端３０の波
形である。これらは、上述の信号に対して通常の動作関
係にある場合を示している。ラインＨの信号は、メタス
テーブル可能信号を表している。

【００３６】論理状態遷移検出回路２８及びトリガ検出
用フリップ・フロップ５０は、以下に説明するようにデ
ジタル・サンプリング・オシロスコープの回路として用
いられる。図５は、本発明を利用したデジタル・サンプ
リング・オシロスコープ９８の実施例の構成を示すブロ
ック図である。このオシロスコープの被測定外部信号が
入力増幅器１００に供給され、ここから内部トリガ信号
がトリガ入力回路１０２に供給される。通常、被測定信
号は繰り返し信号であり、各波形サイクル毎にトリガ信
号が発生される。トリガ検出用フリップ・フロップ５０
は、プリセット可能掃引カウンタ１０４及び時間間隔測
定ユニット１０６を駆動する主トリガ信号を発生する。
プリセット可能掃引カウンタ１０４は、バス１１０を介
してプロセッサ１０８に信号を送り、プロセッサ１０８
は、これによりプログラム・メモリ１１２に記憶された
プログラムを実行し、波形のサンプリングを行う。トリ
ガ・ホールドオフ信号が同時にバス１１０に供給され
る。プロセッサ１０８は、サンプリング・クロック回路
１１４を起動し、これによりサンプル・ホールド回路１
１６は波形のサンプリングを実行し、ＡＤＣ（アナログ
・デジタル変換器）は波形サンプルをデジタイズする。
波形がデジタイズされるにつれて、波形の振幅を表すデ
ータが波形メモリ１２０の適当なアドレスに記憶され
る。このアドレスは、時間間隔測定ユニット１０６によ
り測定された各サンプル点の等価時点に対応している。
波形メモリ１２０からデータが繰り返し読み出され、Ｄ
ＡＣ（デジタル・アナログ変換器）１２２を介してＣＲ
Ｔ表示装置１２４に波形が表示される。

【００３７】このオシロスコープのデジタイズ過程は、
十分に高速なので各掃引毎に刷毛以上の数多くの点サン
プリングすることが出来る。掃引を多数回繰り返すこと
により、表示装置１２４上の表示波形は連続した実線波
形として表示される。各掃引期間中、トリガ・ホールド
オフ信号が真になるので余分なトリガ信号に応じて掃引
が早過ぎる時点で再起動されるのを防止出来る。掃引の
完了直後のプリセット可能掃引カウンタ１０４で決まる
時点で、トリガ・ホールドオフ信号が偽状態に変化す
る。もし、トリガ・ホールドオフ信号が偽状態に変化す
る際に新しいトリガ信号が発生すると、トリガ検出用フ
リップ・フロップ５０で発生するメタステーブル状態に
起因する主トリガ信号によって時間間隔測定ユニット１
０６が誤って起動するかも知れない。この結果生じるタ
イミング誤差により、掃引期間中にデジタイズされた波
形サンプル点が波形メモリ１２０の間違った等価時点の
アドレスに記憶され、表示波形にジッタが発生するかも
知れない。

【００３８】上述のような状況下では、本発明の状態遷
移検出回路２８は、メタステーブル可能信号を発生する
ので、この信号に応じてオシロスコープ９８は、このよ
うなタイミングの信頼出来ない掃引期間にデジタイズさ
れた波形サンプルを除去することになる。波形サンプル
の除去は種々の方法で実現出来るが、好適な方法として
は、プロセッサ１０８がプログラムを実行してオシロス
コープのデジタイジング・システムを制御する際に使用
するフラグをメタステーブル可能信号に応じてセットす
ることである。このフラグにより上述のデジタイズ処理
に割り込みをかけ、メタステーブル可能信号が偽状態と
なった場合の主トリガ信号を受けるまで波形メモリにデ
ジタイズした波形サンプルを記憶するのを停止する。

【００３９】非同期回路のメタステーブル状態に起因す
るジッタを除去する本発明の方法及び装置は、他の多く
の電子回路にも応用可能である。オシロスコープの場合
には上述のようにトリガ検出回路や任意の遅延時間を設
定する遅延トリガ・タイマーで使用される。非同期信号
を使用する応用例では、誤差、タイミングの乱れ、信号
欠落その他の不都合がメタステーブル状態に起因して発
生し得るので、これらの問題を当業者は本発明を利用し
て解決することが出来る。このような応用の具体的な例
は、例えばマルチ・ポート・メモリ制御回路、信号取込
システム、ヒューマン・インタフェース結合装置等が考
えられる。

【００４０】

【発明の効果】本発明のメタステーブル状態検出装置
は、非同期関係にある２つの信号が所定の期間内に遷移
したか否かを検出することにより、メタステーブル状態
の発生可能性があるか否かを表す信号を発生することが
出来るので、メタステーブル状態に起因するデジタル回
路における不都合を除去するのに極めて有益である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の回路にトリガ検出用フリップ・フロップ
を追加した実施例の構成を示すブロック図である。

【図３】本発明に係る他の実施例の構成を示すブロック
図である。

【図４】図３の回路の動作を説明する為のタイミング図
である。

【図５】本発明を応用したデジタル・サンプリング・オ
シロスコープの構成を示すブロック図である。

【図６】従来の二重同期回路の構成を示すブロック図で
ある。

【符号の説明】

３２ 遅延素子 ３４ 第１記憶手段（ラッチ） ３６ 第２記憶手段（ラッチ） ４４ 出力手段（アンド・ゲート）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各々２状態間で遷移する互いに非同期関
   係の第１及び第２信号を受け、デジタル回路のメタステ
   ーブル状態の可能性があるか否かを検出するメタステー
   ブル状態検出装置であって、 上記第２信号の所定の状態遷移前に上記第１信号の第１
   状態を表す情報を記憶する第１記憶手段と、 上記第２信号の上記所定の状態遷移後、所定時間間隔中
   に上記第１信号の上記第１状態から第２状態への遷移を
   表す情報を記憶する第２記憶手段と、 上記第１及び第２記憶手段内の情報に応じて上記第１及
   び第２信号の状態遷移が上記所定の期間内に発生したか
   否かを表す検出信号を発生する検出出力手段とを備える
   ことを特徴とするメタステーブル状態検出装置。