JPH0467811B2 - - Google Patents
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- JPH0467811B2 JPH0467811B2 JP62072960A JP7296087A JPH0467811B2 JP H0467811 B2 JPH0467811 B2 JP H0467811B2 JP 62072960 A JP62072960 A JP 62072960A JP 7296087 A JP7296087 A JP 7296087A JP H0467811 B2 JPH0467811 B2 JP H0467811B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- stage
- pulse
- input
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Details Of Television Scanning (AREA)
- Gasification And Melting Of Waste (AREA)
- Saccharide Compounds (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス発生回路、特に、入力クロツク
信号を受けてこれに関連する任意の出力パルスを
デジタル制御により発生するパルス発生回路に関
する。
信号を受けてこれに関連する任意の出力パルスを
デジタル制御により発生するパルス発生回路に関
する。
パルス発生回路の１つの用途は、例えばデジタ
ルオシロスコープである。デジタルオシロスコー
プでは、デジタル的に取込時点を変えて入力信号
の多数のサンプルを取込み、デジタル的に記憶す
る。その後、この記憶データを低速で読出して陰
極線管（CRT）上に表示することができる。
ルオシロスコープである。デジタルオシロスコー
プでは、デジタル的に取込時点を変えて入力信号
の多数のサンプルを取込み、デジタル的に記憶す
る。その後、この記憶データを低速で読出して陰
極線管（CRT）上に表示することができる。
入力信号のサンプルを次々と取込み時点は、入
力トリガ信号を基準にして変化し、この時点はデ
ジタルカウンタによつて都合よく決められる。例
えば、デジタルカウンタに予め数値を設定した
後、計数動作を開始し、所定の最終値に達したと
き、信号サンプリング（ストロープ）パルスを発
生するようにする。
力トリガ信号を基準にして変化し、この時点はデ
ジタルカウンタによつて都合よく決められる。例
えば、デジタルカウンタに予め数値を設定した
後、計数動作を開始し、所定の最終値に達したと
き、信号サンプリング（ストロープ）パルスを発
生するようにする。
従来、このようなサンプリング時点を決定する
目的としてのカウンタには、動作の正確さ及び計
数速度の速さの故に、同期カウンタを用いてき
た。同期カウンタの特徴は、共通クロツクパルス
により全カウンタ段の状態反転を全段がイネーブ
ルであれば同時に起こすことである。計数値が所
定の最終値に達すると、この最終値は即座に検出
され、信号サンプリングパルスの発生時点が定め
られる。
目的としてのカウンタには、動作の正確さ及び計
数速度の速さの故に、同期カウンタを用いてき
た。同期カウンタの特徴は、共通クロツクパルス
により全カウンタ段の状態反転を全段がイネーブ
ルであれば同時に起こすことである。計数値が所
定の最終値に達すると、この最終値は即座に検出
され、信号サンプリングパルスの発生時点が定め
られる。
同期カウンタの全段は同一クロツク信号により
クロツク駆動され、同時に状態反転を起こす筈で
あるが、実際にはそうならない。また、高速カウ
ンタにおいてはクロツク分配に関する問題も生じ
る。
クロツク駆動され、同時に状態反転を起こす筈で
あるが、実際にはそうならない。また、高速カウ
ンタにおいてはクロツク分配に関する問題も生じ
る。
即ち、或る回路構成の個々の同期カウンタにお
いては、不特定のカウンタ段の状態反転が他の段
の状態反転より早く起こることがあり、実際、す
べてのカウンタ段が予期できないバラバラの時点
で状態反転を起こすこともあり得る。このため、
各カウンタ段は、現実には、正確な時間測定をす
れば、同期して動作せず、それによつて発生する
サンプリングパルスは、正確な予定時間（即ち、
他のサンプリングパルスと適切な相互関係にある
時間）に発生しない。その結果、たとえ同期カウ
ンタの構成が比較的複雑でかつ高価であつても、
それから得られるタイミング情報は、さほど正確
ではなく信頼できなかつた。それ故、高速動作で
はサンプリング動作が不正確になりジツダを生じ
た。
いては、不特定のカウンタ段の状態反転が他の段
の状態反転より早く起こることがあり、実際、す
べてのカウンタ段が予期できないバラバラの時点
で状態反転を起こすこともあり得る。このため、
各カウンタ段は、現実には、正確な時間測定をす
れば、同期して動作せず、それによつて発生する
サンプリングパルスは、正確な予定時間（即ち、
他のサンプリングパルスと適切な相互関係にある
時間）に発生しない。その結果、たとえ同期カウ
ンタの構成が比較的複雑でかつ高価であつても、
それから得られるタイミング情報は、さほど正確
ではなく信頼できなかつた。それ故、高速動作で
はサンプリング動作が不正確になりジツダを生じ
た。
したがつて、本発明の目的は、高精度かつ低ジ
ツタのパルス発生回路を提供することである。
ツタのパルス発生回路を提供することである。
本発明の他の目的は、出力パルス幅を正確に予
期でき、且つプログラム可能なパルス発生回路を
提供することである。
期でき、且つプログラム可能なパルス発生回路を
提供することである。
本発明の更に他の目的は、安価且つ高精度の遅
延パルス発生するパルス発生回路を提供すること
である。
延パルス発生するパルス発生回路を提供すること
である。
本発明のパルス発生回路の特定実施例は、プリ
ロード可能なリツプルカウンタ（即ち、非同期カ
ウンタ）と、このカウンタが所定値に達したこと
を検出する検出手段とを有する。非同期カウンタ
では、第１カウンタ段のみがシステムクロツクを
受け、それに引き続き各カウンタ段は順次後続の
カウンタ段をトリガする。最終計数値のデコード
の際、或るカウンタ段、例えば最初にクロツク駆
動される第１カウンタ段が、正確な予定時点で予
め定めた条件を満たす最後のカウンタ段となる。
第１カウンタ段の出力に連動して最終計数値を決
定する出力を発生する他のカウンタ段の計数値状
態は、常に、第１カウンタ段が最後にその状態を
反転する時点より前に安定状態となつているの
で、所望の経過時間を検出する際に不確定性は存
在しない。
ロード可能なリツプルカウンタ（即ち、非同期カ
ウンタ）と、このカウンタが所定値に達したこと
を検出する検出手段とを有する。非同期カウンタ
では、第１カウンタ段のみがシステムクロツクを
受け、それに引き続き各カウンタ段は順次後続の
カウンタ段をトリガする。最終計数値のデコード
の際、或るカウンタ段、例えば最初にクロツク駆
動される第１カウンタ段が、正確な予定時点で予
め定めた条件を満たす最後のカウンタ段となる。
第１カウンタ段の出力に連動して最終計数値を決
定する出力を発生する他のカウンタ段の計数値状
態は、常に、第１カウンタ段が最後にその状態を
反転する時点より前に安定状態となつているの
で、所望の経過時間を検出する際に不確定性は存
在しない。
本発明の別の側面では、サンプリングパルス、
即ち出力パルスは、最終計数の時点で、出力開始
され、“高速側”カンウタ段（即ち、選択した下
位側カウンタ段）の出力から部分計数値がデコー
ドされたとき、出力停止される。したがつて、出
力パルスの停止時点は正確に予め設定できるの
で、所望のパルス幅の出力パルスが正確に得られ
る。
即ち出力パルスは、最終計数の時点で、出力開始
され、“高速側”カンウタ段（即ち、選択した下
位側カウンタ段）の出力から部分計数値がデコー
ドされたとき、出力停止される。したがつて、出
力パルスの停止時点は正確に予め設定できるの
で、所望のパルス幅の出力パルスが正確に得られ
る。
選択したカウンタ段の全出力が予め設定した条
件に達した時にデコード信号を出力するために、
後続のカウンタ段の駆動以前に第１段のカウンタ
段が反転する時点に最終計数値が好適に検出され
る。
件に達した時にデコード信号を出力するために、
後続のカウンタ段の駆動以前に第１段のカウンタ
段が反転する時点に最終計数値が好適に検出され
る。
第１図は、本発明によるパルス発生回路の一実
施例を示す回路図である。このパルス発生回路
は、連続したフリツプフロツプ（FF）段１１，
１２，１３，１４から成る非同期（リツプル）カ
ウンタ１０を有する。第1FF段１１のクロツク入
力端にはシステムクロツク（入力クロツク）が印
加されるが、次のFF段１２のクロツク入力端に
は第1FF段１１のQ0出力が印加される。同様にし
て、各FF段は順次後続段のFF段をクロツク（ト
リガ）駆動する。即ち、このカウンタ１０の特徴
は、各FF段がその１つ置きの状態反転に応じて
次FF段を動作させる波及的カウンタ動作にある。
施例を示す回路図である。このパルス発生回路
は、連続したフリツプフロツプ（FF）段１１，
１２，１３，１４から成る非同期（リツプル）カ
ウンタ１０を有する。第1FF段１１のクロツク入
力端にはシステムクロツク（入力クロツク）が印
加されるが、次のFF段１２のクロツク入力端に
は第1FF段１１のQ0出力が印加される。同様にし
て、各FF段は順次後続段のFF段をクロツク（ト
リガ）駆動する。即ち、このカウンタ１０の特徴
は、各FF段がその１つ置きの状態反転に応じて
次FF段を動作させる波及的カウンタ動作にある。
カウンタ１０の詳細なタイミング波形図を第２
図に示す。この図において、入力クロツクは
“CLK”で示し、各FF段のＱ出力は夫々Q0、Q1、
Q2、Q3で示した。この図から判るとおり、入力
クロツクの各立下が縁でFF段１１のQ0出力は変
化している。同様に、FF段１１のQ0出力の立下
り縁でFF段１２のQ1出力が変化している。この
ように、FF段１１の１つ置きの状態変化によつ
てFF段１２に変化が生じ、同じくFF段１３及び
FF段１４によつていわゆる当業者に周知の形式
で分周された出力を発生する。FF段１４は、カ
ウンタ１０の全Ｑ出力で表わされる２進計数値の
最上位桁をを発生するので最上位段と考えられ、
FF段１１は２進計数値の最下位を発生するので
最下位段と考えられる。また、FF段１１は、そ
の状態変化が最も頻繁に起こるので“最高速”段
である。
図に示す。この図において、入力クロツクは
“CLK”で示し、各FF段のＱ出力は夫々Q0、Q1、
Q2、Q3で示した。この図から判るとおり、入力
クロツクの各立下が縁でFF段１１のQ0出力は変
化している。同様に、FF段１１のQ0出力の立下
り縁でFF段１２のQ1出力が変化している。この
ように、FF段１１の１つ置きの状態変化によつ
てFF段１２に変化が生じ、同じくFF段１３及び
FF段１４によつていわゆる当業者に周知の形式
で分周された出力を発生する。FF段１４は、カ
ウンタ１０の全Ｑ出力で表わされる２進計数値の
最上位桁をを発生するので最上位段と考えられ、
FF段１１は２進計数値の最下位を発生するので
最下位段と考えられる。また、FF段１１は、そ
の状態変化が最も頻繁に起こるので“最高速”段
である。
第２図のタイミング波形図から判るように、
FF段１２のQ1出力は状態変化は、その動作の遅
延に起因して、FF段１１のQ0出力の立下り変化
の後に生じる。同様に、FF段１３，１４のQ2、
Q3出力は、各々がトリガ駆動された後、若干の
時間経過後に変化する。この特徴は、１つのFF
段（即ち、最下位、最高速FF段１１）の状態変
化の検出を基本とする本発明のパルス発生回路に
好適に採用される。
FF段１２のQ1出力は状態変化は、その動作の遅
延に起因して、FF段１１のQ0出力の立下り変化
の後に生じる。同様に、FF段１３，１４のQ2、
Q3出力は、各々がトリガ駆動された後、若干の
時間経過後に変化する。この特徴は、１つのFF
段（即ち、最下位、最高速FF段１１）の状態変
化の検出を基本とする本発明のパルス発生回路に
好適に採用される。
第１図の回路に戻り、FF段１１は、入力クロ
ツクを受けるためにＤ−FF（またはラツチ）１６
によつてイネーブルされる。Ｄ−FF１６は、そ
のＤ入力端に高（正）電圧を印加され、クロツク
入力端Ｃにこの回路の入力トリガを受ける。図示
せずも、この入力トリガ信号はカウンタ回路を駆
動する入力クロツク信号発生器もトリガ駆動す
る。即ち、入力クロツク信号発生器として通常は
発振を停止し、トリガ信号を受けると発振動作を
開始する周知のトリガ起動型クロツク発生回路を
使用し得る。従つて、入力トリガ信号と入力クロ
ツク信号との間に時間的不確定性は生じないこと
に注目されたい。尚、入力トリガ信号と入力クロ
ツク信号の非同期が問題とならない場合には、も
ちろん普通の定常型クロツク信号発生器を使用し
てもよい。オシロスコープのサンプリング動作で
は、一般に入力トリガは、或る時間イベント（即
ち、表示・監視されるべき信号の発生）に関連付
けられる。Ｄ−FF１６のＱ出力は、FF１１のイ
ネーブル入力端ENに印加されるだけでなく、最
終計数値（ターミナルカウント＝T.C.）デコー
ダを構成するANDゲート１８の１入力端に印加
される。ANDゲート１８の他の入力端には、カ
ウンタ１０の各FF段１１，１２，１３，１４の
Ｑ出力が印加される。
ツクを受けるためにＤ−FF（またはラツチ）１６
によつてイネーブルされる。Ｄ−FF１６は、そ
のＤ入力端に高（正）電圧を印加され、クロツク
入力端Ｃにこの回路の入力トリガを受ける。図示
せずも、この入力トリガ信号はカウンタ回路を駆
動する入力クロツク信号発生器もトリガ駆動す
る。即ち、入力クロツク信号発生器として通常は
発振を停止し、トリガ信号を受けると発振動作を
開始する周知のトリガ起動型クロツク発生回路を
使用し得る。従つて、入力トリガ信号と入力クロ
ツク信号との間に時間的不確定性は生じないこと
に注目されたい。尚、入力トリガ信号と入力クロ
ツク信号の非同期が問題とならない場合には、も
ちろん普通の定常型クロツク信号発生器を使用し
てもよい。オシロスコープのサンプリング動作で
は、一般に入力トリガは、或る時間イベント（即
ち、表示・監視されるべき信号の発生）に関連付
けられる。Ｄ−FF１６のＱ出力は、FF１１のイ
ネーブル入力端ENに印加されるだけでなく、最
終計数値（ターミナルカウント＝T.C.）デコー
ダを構成するANDゲート１８の１入力端に印加
される。ANDゲート１８の他の入力端には、カ
ウンタ１０の各FF段１１，１２，１３，１４の
Ｑ出力が印加される。
部分計数値（パーシヤルカウント＝P.C.）デコ
ーダを構成するNANDゲート２０は、その入力
端に各FF段１１，１２，１３のＱ出力を受ける。
ゲート２０（及びゲート１８）へ入力それるFF
段の出力数は、選択的問題であり、この回路が出
力する最終出力、即ちサンプリングパルスの特性
に応じて予め定まる。概して言えば、NANDゲ
ート２０への入力は、カウンタ１０の下位側（高
速側）のFF段（この実施例ではFF段１１，１
２，１３）の出力である（以下の説明で、高論理
状態を“１”、低論理状態を“０”で表す。）。
ーダを構成するNANDゲート２０は、その入力
端に各FF段１１，１２，１３のＱ出力を受ける。
ゲート２０（及びゲート１８）へ入力それるFF
段の出力数は、選択的問題であり、この回路が出
力する最終出力、即ちサンプリングパルスの特性
に応じて予め定まる。概して言えば、NANDゲ
ート２０への入力は、カウンタ１０の下位側（高
速側）のFF段（この実施例ではFF段１１，１
２，１３）の出力である（以下の説明で、高論理
状態を“１”、低論理状態を“０”で表す。）。
ANDゲート１８及びNANDゲート２０の両出
力は、夫夫マルチプレクサ（MUX）２２のＡ及
びＢ入力端に入力される。MUX２２は、選択入
力Ｓに応じて両入力の一方を選択して出力端Ｙに
出力する。選択入力Ｓが“０”のとき、入力Ａが
MUX２２の出力端Ｙに出力される。
力は、夫夫マルチプレクサ（MUX）２２のＡ及
びＢ入力端に入力される。MUX２２は、選択入
力Ｓに応じて両入力の一方を選択して出力端Ｙに
出力する。選択入力Ｓが“０”のとき、入力Ａが
MUX２２の出力端Ｙに出力される。
MUX２２の出力端ＹはＤ−FF２４のＤ入力端
に接続される。Ｄ−FF２４は、そのＱ出力端に
このパルス発生回路の最終出力（サンプリングパ
ルス）OUT.を出力線２６へ出力する。Ｄ−FF
２４のＱ出力OUT.はMUX２２の選択入力Ｓと
しても利用され、更にANDゲート２８の一方の
入力端へも入力される。ANDゲート２８の他方
の入力端は、MUX２２のＹ出力を禁止入力とし
て受ける。Ｄ−FF２４は入力クロツク信号によ
つてクロツク駆動される。
に接続される。Ｄ−FF２４は、そのＱ出力端に
このパルス発生回路の最終出力（サンプリングパ
ルス）OUT.を出力線２６へ出力する。Ｄ−FF
２４のＱ出力OUT.はMUX２２の選択入力Ｓと
しても利用され、更にANDゲート２８の一方の
入力端へも入力される。ANDゲート２８の他方
の入力端は、MUX２２のＹ出力を禁止入力とし
て受ける。Ｄ−FF２４は入力クロツク信号によ
つてクロツク駆動される。
ANDゲート２８の出力はロードFF３０のＤ入
力端に入力される。ロードFF３０は、入力クロ
ツクを受けて、そのＱ出力端にカウンタ１０のロ
ード信号を発生する。この信号はイネーブル停止
ゲート３４へも入力される。出力FF２４及びロ
ードFF３０の各クリア入力端CLRには初期化信
号線３６が接続され、FF３０のプリセツト入力
端には遠隔ロード線３８が接続される。
力端に入力される。ロードFF３０は、入力クロ
ツクを受けて、そのＱ出力端にカウンタ１０のロ
ード信号を発生する。この信号はイネーブル停止
ゲート３４へも入力される。出力FF２４及びロ
ードFF３０の各クリア入力端CLRには初期化信
号線３６が接続され、FF３０のプリセツト入力
端には遠隔ロード線３８が接続される。
ロードFF３０のＱ出力端からの出力線３２上
のロード信号は各ANDゲート４１，４２，４３，
４４に入力され、これらのANDゲートの出力は
夫々FF１１，１２，１３，１４のロード（セツ
ト）入力端Ｌに接続される。ANDゲート４１〜
４４がロード信号によつてイネープルされたと
き、入力ロードデータは、最下位のプリロード数
値がゲート４１が通過し、最下位のプリロード数
値がゲート４４を通過するようにANDゲート４
１〜４４の他方の入力端に印加される。カウンタ
１０の各FF段は簡略化して示したものであり、
ロード前にカウンタ１０を“０”にするため、当
業者に周知の方法で各FF段にリセツト信号（図
示せず）を印加することは容易に理解されよう。
のロード信号は各ANDゲート４１，４２，４３，
４４に入力され、これらのANDゲートの出力は
夫々FF１１，１２，１３，１４のロード（セツ
ト）入力端Ｌに接続される。ANDゲート４１〜
４４がロード信号によつてイネープルされたと
き、入力ロードデータは、最下位のプリロード数
値がゲート４１が通過し、最下位のプリロード数
値がゲート４４を通過するようにANDゲート４
１〜４４の他方の入力端に印加される。カウンタ
１０の各FF段は簡略化して示したものであり、
ロード前にカウンタ１０を“０”にするため、当
業者に周知の方法で各FF段にリセツト信号（図
示せず）を印加することは容易に理解されよう。
次に、第１図の回路の全体の動作を説明する。
まず、リード線３６に初期化パルスを与えてFF
２４，３０をその両出力信号が“０”となるよう
にクリアする。カウンタ１０には入力ロードデー
タがロードされており、FF１６の出力は、初め、
カウンタ１０及び最終計数値デコーダ（ANDゲ
ート１８）を共にデイスエーブルするように
“０”となつているものとする。このとき、
MUX２２は、ANDゲート１８の出力を選択し
ている。そこで、FF１６のＣ入力端に入力トリ
ガのアクテイブ変化が入力されると、カウンタ１
０の動作が開始する。FF１６のＱ出力は“１”
になり、第1FF段１１及びANDゲート１８をイ
ネーブルする。カウンタ１０は、FF段１１のＣ
入力端に印加された入力クロツクパルスの計数を
第２図のように（即ち、各FF段が順次のFF段を
トリガして各FF段に順次分周された出力を発生
するように）、ANDゲート１８の入力により定ま
る最終計数値まで継続する。この例では、FF１
１〜１４の各Ｑ出力が“１”になつたとき、
ANDゲート１８の出力が発生し、これはMUX
２２を介してFF２４のＤ入力端に印加される。
まず、リード線３６に初期化パルスを与えてFF
２４，３０をその両出力信号が“０”となるよう
にクリアする。カウンタ１０には入力ロードデー
タがロードされており、FF１６の出力は、初め、
カウンタ１０及び最終計数値デコーダ（ANDゲ
ート１８）を共にデイスエーブルするように
“０”となつているものとする。このとき、
MUX２２は、ANDゲート１８の出力を選択し
ている。そこで、FF１６のＣ入力端に入力トリ
ガのアクテイブ変化が入力されると、カウンタ１
０の動作が開始する。FF１６のＱ出力は“１”
になり、第1FF段１１及びANDゲート１８をイ
ネーブルする。カウンタ１０は、FF段１１のＣ
入力端に印加された入力クロツクパルスの計数を
第２図のように（即ち、各FF段が順次のFF段を
トリガして各FF段に順次分周された出力を発生
するように）、ANDゲート１８の入力により定ま
る最終計数値まで継続する。この例では、FF１
１〜１４の各Ｑ出力が“１”になつたとき、
ANDゲート１８の出力が発生し、これはMUX
２２を介してFF２４のＤ入力端に印加される。
ANDゲート１８の出力は最終計数値T.C.で表
わし、第２図ではパルス４６として示している。
第１図の接続関係では、時点T15の直後、即ち
Q1、Q2、Q3が予め“１”のときQ0が“１”にな
つたときT.C.信号が発生する。初め全FF段がT0
の時点のクロツク縁で“０”リセツトされていた
とすれば、T.C.パルスは、入力トリガが時点T0
で発生したとして時点T0から15クロツク周期プ
ラスFF１１及びゲート１８の回路遅延時間経過
後に発生する。このT.C.パルスは、時点T16（即
ち、T0′）からFF１１及びゲート１８の回路遅延
時間経過後に、FF１１のQ0出力が“０”になる
ので、その直後まで継続する。
わし、第２図ではパルス４６として示している。
第１図の接続関係では、時点T15の直後、即ち
Q1、Q2、Q3が予め“１”のときQ0が“１”にな
つたときT.C.信号が発生する。初め全FF段がT0
の時点のクロツク縁で“０”リセツトされていた
とすれば、T.C.パルスは、入力トリガが時点T0
で発生したとして時点T0から15クロツク周期プ
ラスFF１１及びゲート１８の回路遅延時間経過
後に発生する。このT.C.パルスは、時点T16（即
ち、T0′）からFF１１及びゲート１８の回路遅延
時間経過後に、FF１１のQ0出力が“０”になる
ので、その直後まで継続する。
Q0出力が時点T15の直後に立上る時点は一義的
に正確に定まるので、T.C.パルス４６の発生時
点の不確定性は全くないことに留意されたい。他
方、同期カウンタのように全FF段が同時に切換
わるならば、Q1、Q2、Q3が“１”でQ0が降下す
る時点T14で誤出力パルスが発生する可能性があ
る。同じく、観点T12においても、あるいは他の
時点においても、全FF段が一時的にイネーブル
されたときに誤出力パルスが発生し得る。しか
し、各FF段の状態変化が別個の時点に起こる非
同期（リツプル）カウンタでは、経過時間（この
例では時点T15の直後）の検出は確実に行える。
に正確に定まるので、T.C.パルス４６の発生時
点の不確定性は全くないことに留意されたい。他
方、同期カウンタのように全FF段が同時に切換
わるならば、Q1、Q2、Q3が“１”でQ0が降下す
る時点T14で誤出力パルスが発生する可能性があ
る。同じく、観点T12においても、あるいは他の
時点においても、全FF段が一時的にイネーブル
されたときに誤出力パルスが発生し得る。しか
し、各FF段の状態変化が別個の時点に起こる非
同期（リツプル）カウンタでは、経過時間（この
例では時点T15の直後）の検出は確実に行える。
Q0出力の立上り縁で（即ち、FF段１１のQ0出
力が次FF段１２を駆動する前にFF段１１のアク
テイブ出力を検出することによつて）T.C.パル
ス４６を発生することが望ましいが、検出時間及
びパルスを出力するまでの時間を長くする為に各
FF段の予め定めた他の条件に応じてT.C.パルス
を発生させることも可能である。
力が次FF段１２を駆動する前にFF段１１のアク
テイブ出力を検出することによつて）T.C.パル
ス４６を発生することが望ましいが、検出時間及
びパルスを出力するまでの時間を長くする為に各
FF段の予め定めた他の条件に応じてT.C.パルス
を発生させることも可能である。
引き続き第１図の回路動作を説明する。MUX
２２を介してT.C.パルスが出力FF２４のＤ入力
端に印加された後、第２図のOUT.波形に示すよ
うに、FF２４のOUT.出力は次のクロツク縁で
アクテイブになる。リード線２６上のこのOUT.
信号が本発明のパルス発生回路の出力であり、こ
の出力はサンプリングパルス等として有効に利用
し得る。T.C.パルスは、不確実性が全くなく正
確に発生するので、OUT.パルスも予期した時点
に正確に発生する。
２２を介してT.C.パルスが出力FF２４のＤ入力
端に印加された後、第２図のOUT.波形に示すよ
うに、FF２４のOUT.出力は次のクロツク縁で
アクテイブになる。リード線２６上のこのOUT.
信号が本発明のパルス発生回路の出力であり、こ
の出力はサンプリングパルス等として有効に利用
し得る。T.C.パルスは、不確実性が全くなく正
確に発生するので、OUT.パルスも予期した時点
に正確に発生する。
OUT.パルスによつで、MUX２２は、部分計
数値P.C.のデコーダであるNANDゲート２０か
らのＢ入力を選択出力する。NANDゲート２０
は反転出力を発生し、このときまでのQ0出力は
“０”なので、NANDゲート２０の出力は“１”
になる。FF２４、NANDゲート２０の入力接続
によつて決まる予め定めた時間だけ出力“１”を
維持する。この例では、NANDゲート２０へは
３つの高速側FF段のQ0、Q1、Q2出力が入力され
る。したがつて、MUX２２のＹ出力端は、
NANDゲート２０の３入力がすべて“１”にな
る（最後に“１”になるのは常にQ0出力）第２
図の時点T7′の直後まで出力“１”を維持し、そ
の後MUX２２のＹ出力はNANDゲート２０の出
力と共に“０”になる。入力クロツクパルスの次
の立下り縁でFF２４のＱ出力OUTは“０”にな
り、リード線２６上のOUTパルスを正確な時点
で終了させる。OUTパルスのパルス幅は、
NANDゲート２０へ印加する高速側入力を選択
することにより選定できることが理解されよう。
したがつて、部分計数値デコーダは、最終計数値
デコーダがT.C.パルスを発生した後、最終計数
値に達しない異なる計数値でP.C.パルスを発生す
ることができる。
数値P.C.のデコーダであるNANDゲート２０か
らのＢ入力を選択出力する。NANDゲート２０
は反転出力を発生し、このときまでのQ0出力は
“０”なので、NANDゲート２０の出力は“１”
になる。FF２４、NANDゲート２０の入力接続
によつて決まる予め定めた時間だけ出力“１”を
維持する。この例では、NANDゲート２０へは
３つの高速側FF段のQ0、Q1、Q2出力が入力され
る。したがつて、MUX２２のＹ出力端は、
NANDゲート２０の３入力がすべて“１”にな
る（最後に“１”になるのは常にQ0出力）第２
図の時点T7′の直後まで出力“１”を維持し、そ
の後MUX２２のＹ出力はNANDゲート２０の出
力と共に“０”になる。入力クロツクパルスの次
の立下り縁でFF２４のＱ出力OUTは“０”にな
り、リード線２６上のOUTパルスを正確な時点
で終了させる。OUTパルスのパルス幅は、
NANDゲート２０へ印加する高速側入力を選択
することにより選定できることが理解されよう。
したがつて、部分計数値デコーダは、最終計数値
デコーダがT.C.パルスを発生した後、最終計数
値に達しない異なる計数値でP.C.パルスを発生す
ることができる。
FF２４の出力OUTが“０”になると同時に、
FF３０のＱ出力は１クロツクサイクル間だけ
“１”になり、ロードパルスを形成する。即ち、
MUX２２のＹ出力が“０”になつたとき、ゲー
ト２８のデイスエーブルが解除され、FF２４の
Ｑ出力OUTは次にクロツク駆動されるまで“１”
にとどまる。したがつてゲート２８はFF３０の
Ｄ入力端に出力“１”を印加し、これにより、
FF２４を“０”ヘクロツク駆動するクロツクパ
ルスの立下り縁でFF３０は“１”にクロツク駆
動される。次のクロツクパルスでは、FF２４の
Ｑ出力が“０”なので、FF３０のＱ出力は１ク
ロツクサイクルだけ“１”の後、“０”になる。
FF３０のＱ出力は１クロツクサイクル間だけ
“１”になり、ロードパルスを形成する。即ち、
MUX２２のＹ出力が“０”になつたとき、ゲー
ト２８のデイスエーブルが解除され、FF２４の
Ｑ出力OUTは次にクロツク駆動されるまで“１”
にとどまる。したがつてゲート２８はFF３０の
Ｄ入力端に出力“１”を印加し、これにより、
FF２４を“０”ヘクロツク駆動するクロツクパ
ルスの立下り縁でFF３０は“１”にクロツク駆
動される。次のクロツクパルスでは、FF２４の
Ｑ出力が“０”なので、FF３０のＱ出力は１ク
ロツクサイクルだけ“１”の後、“０”になる。
第２図に示したロードパルスは、ANDゲート
４１〜４４を駆動し、次の動作サイクルに備えて
入力ロードデータをカウンタ１０にロードさせ
る。一定の遅延時間を望む場合には、入力ロード
データは変化させなくてもよい。ロードパルス
は、また、ゲート３４へのイネーブル停止入力が
“１”のとき、このゲート３４を介してFF１６の
クリア入力端に達する。このように、イネーブル
停止入力が“１”のとき、このパルス発生回路は
１出力パルス（OUT）の発生後、動作を休止す
る。イネーブル停止入力が“０”ならば、上述の
ように遅延時間が入力ロードデータに応じて変化
しながら動作サイクルが継続する。
４１〜４４を駆動し、次の動作サイクルに備えて
入力ロードデータをカウンタ１０にロードさせ
る。一定の遅延時間を望む場合には、入力ロード
データは変化させなくてもよい。ロードパルス
は、また、ゲート３４へのイネーブル停止入力が
“１”のとき、このゲート３４を介してFF１６の
クリア入力端に達する。このように、イネーブル
停止入力が“１”のとき、このパルス発生回路は
１出力パルス（OUT）の発生後、動作を休止す
る。イネーブル停止入力が“０”ならば、上述の
ように遅延時間が入力ロードデータに応じて変化
しながら動作サイクルが継続する。
遠隔ロード線３８上の信号がアクテイブになる
と、FF３０がプリセツトされ、これにより、外
部で決めた時点にカウンタ１０のデーアロードを
行わせることが可能になる。遠隔ロード力を発生
する前にリード線３６上に初期化信号を入力する
ことが好ましい。遅延時間を変更するためには、
新たな入力ロードデータをコンピユータバス等を
介して供給してもよい。
と、FF３０がプリセツトされ、これにより、外
部で決めた時点にカウンタ１０のデーアロードを
行わせることが可能になる。遠隔ロード力を発生
する前にリード線３６上に初期化信号を入力する
ことが好ましい。遅延時間を変更するためには、
新たな入力ロードデータをコンピユータバス等を
介して供給してもよい。
このように、本発明のパルス発生回路は、遅延
時間及び出力パルス幅を共に変更し得る。遅延経
路でのジツタ発生は殆んどなく、且つ同期カウン
タを用いたものに比べ回路構成が著しく簡略化さ
れる。より低速・低電力のロジツクフアミリーを
用いれば、容易に遅延範囲を拡大できる。カウン
タが非同期型であるため、最終値のデコード時に
グリツチが発生することはない。
時間及び出力パルス幅を共に変更し得る。遅延経
路でのジツタ発生は殆んどなく、且つ同期カウン
タを用いたものに比べ回路構成が著しく簡略化さ
れる。より低速・低電力のロジツクフアミリーを
用いれば、容易に遅延範囲を拡大できる。カウン
タが非同期型であるため、最終値のデコード時に
グリツチが発生することはない。
上の実施例では、４段のカウンタについて説明
したが、これは単に説明のためであり、通常は更
に多数のFF段が用いられている。また、ゲート
１８，２０への入力は、長いカウンタの端の複数
段から選択して得ることができ、カウンタの第１
段は、その出力がデコードされる最下位段（最高
速段）であると考えられるので、特に高速動作の
場合には第１段出力はデコーダ入力に含まれるこ
とが望ましい。即ち、ゲート２０への入力は、所
望の出力パルス幅に応じた数の連続した高速側の
FF段から得、ゲート１８へ入力は、最終計数出
力を得るため、ゲート２０への入力に続く上位側
の連続したFF段の出力を加えたものとすること
が望ましい。
したが、これは単に説明のためであり、通常は更
に多数のFF段が用いられている。また、ゲート
１８，２０への入力は、長いカウンタの端の複数
段から選択して得ることができ、カウンタの第１
段は、その出力がデコードされる最下位段（最高
速段）であると考えられるので、特に高速動作の
場合には第１段出力はデコーダ入力に含まれるこ
とが望ましい。即ち、ゲート２０への入力は、所
望の出力パルス幅に応じた数の連続した高速側の
FF段から得、ゲート１８へ入力は、最終計数出
力を得るため、ゲート２０への入力に続く上位側
の連続したFF段の出力を加えたものとすること
が望ましい。
以上、本発明の好適実施例について説明した
が、発明の要旨を逸脱することなく種々の変形・
変更を行うことは可能である。
が、発明の要旨を逸脱することなく種々の変形・
変更を行うことは可能である。
本発明のパルス発生回路は、順次波及的に状態
遷移する比同期カウンタを用いているので構成が
簡単であり、同期カウンタのように各段の遷移時
点の微差によるグリツチの発生がない。また、出
力パルスの開始点及び停止点は、第１及び第２デ
コード出力により夫々待機状態を確実に設定して
から入力クロツク信号の所定遷移に応じて生起す
るので、時間的に正確でジツタの発生がない。出
力パルスのパルス幅は第２デコーダ手段（部分計
数値デコーダ）２０への入力信号をカウンタ段出
力から適宜選択することにより入力クロツクの整
数倍の正確な所望期間に設定出来る。更に、比同
期カウンタを任意の初期値にプリロードすること
により、入力信号のトリガ時点から出力パルスの
開始時点までの遅延時間に正確な所定値に設定す
ることか出来る。
遷移する比同期カウンタを用いているので構成が
簡単であり、同期カウンタのように各段の遷移時
点の微差によるグリツチの発生がない。また、出
力パルスの開始点及び停止点は、第１及び第２デ
コード出力により夫々待機状態を確実に設定して
から入力クロツク信号の所定遷移に応じて生起す
るので、時間的に正確でジツタの発生がない。出
力パルスのパルス幅は第２デコーダ手段（部分計
数値デコーダ）２０への入力信号をカウンタ段出
力から適宜選択することにより入力クロツクの整
数倍の正確な所望期間に設定出来る。更に、比同
期カウンタを任意の初期値にプリロードすること
により、入力信号のトリガ時点から出力パルスの
開始時点までの遅延時間に正確な所定値に設定す
ることか出来る。
第１図は、本発明によるパルス発生回路の一実
施例の回路図、第２図は第１図の回路の主要部の
動作を説明するための波形図である。 １０は非同期カウンタ、１８は第１デコーダ手
段、２０は第２デコーダ手段、２２，２４は出力
論理手段、２８，３０，４１，４２，４３，４４
はプリロード手段である。
施例の回路図、第２図は第１図の回路の主要部の
動作を説明するための波形図である。 １０は非同期カウンタ、１８は第１デコーダ手
段、２０は第２デコーダ手段、２２，２４は出力
論理手段、２８，３０，４１，４２，４３，４４
はプリロード手段である。
Claims (1)
- 【特許請求の範囲】 １ 継続接続された複数のカウンタ段を含み入力
信号のトリガに応じて入力クロツク信号の計数を
開始する非同期カウンタと、 上記複数のカウンタ段の中の第１カウンタ段及
び他の選択されたカウンタ段の出力を受け、該他
の選択されたカウンタ段の出力状態が所定状態に
安定した後上記第１カウンタ段の出力の所定状態
への遷移に応じて第１デコード出力を発生する第
１デコーダ手段と、 上記複数のカウンタ段の出力から上記第１デコ
ーダ手段の入力数より少ない数の出力信号を選択
的に受け、これらの信号が所定の状態に達した時
に第２デコード出力を発生する第２デコーダ手段
と、 上記第１デコード出力に応じてパルス発生待機
状態となり、上記入力クロツク信号の所定遷移に
応じて出力パルスを開始し、上記第２デコード出
力に応じてパルス停止待機状態となり、上記入力
クロツク信号の上記所定遷移に応じて上記出力パ
ルスを停止する出力論理手段と、 上記非同期カウンタの次の計数動作サイクルの
開始以前に各カウンタ段を所定状態に自動設定す
るプロリード手段とを備えることを特徴とするパ
ルス発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US845282 | 1986-03-28 | ||
| US06/845,282 US4726045A (en) | 1986-03-28 | 1986-03-28 | Low jitter digital delay generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631115A JPS631115A (ja) | 1988-01-06 |
| JPH0467811B2 true JPH0467811B2 (ja) | 1992-10-29 |
Family
ID=25294854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072960A Granted JPS631115A (ja) | 1986-03-28 | 1987-03-26 | パルス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4726045A (ja) |
| EP (1) | EP0238747B1 (ja) |
| JP (1) | JPS631115A (ja) |
| CA (1) | CA1275309C (ja) |
| DE (1) | DE3682766D1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891825A (en) * | 1988-02-09 | 1990-01-02 | Motorola, Inc. | Fully synchronized programmable counter with a near 50% duty cycle output signal |
| US4879730A (en) * | 1988-05-31 | 1989-11-07 | Siemens Transmission Systems, Inc. | Jitter tolerant circuit for dual rail data |
| US5048064A (en) * | 1988-11-04 | 1991-09-10 | General Signal Corporation | Vital rate decoder |
| US5060243A (en) * | 1990-05-29 | 1991-10-22 | Motorola, Inc. | Ripple counter with reverse-propagated zero detection |
| JPH04117727A (ja) * | 1990-09-06 | 1992-04-17 | Mitsubishi Electric Corp | カウンター回路 |
| DE4037062C2 (de) * | 1990-11-22 | 1996-05-23 | Broadcast Television Syst | Schaltungsanordnung zur Synchronisierung eines asynchronen Datensignals |
| US5093581A (en) * | 1990-12-03 | 1992-03-03 | Thomson, S.A. | Circuitry for generating pulses of variable widths from binary input data |
| US5124573A (en) * | 1990-12-20 | 1992-06-23 | International Business Machines | Adjustable clock chopper/expander circuit |
| US5278456A (en) * | 1991-06-24 | 1994-01-11 | International Business Machines Corporation | Process independent digital clock signal shaping network |
| US5179294A (en) * | 1991-06-24 | 1993-01-12 | International Business Machines Corporation | Process independent digital clock signal shaping network |
| US5357153A (en) * | 1993-01-28 | 1994-10-18 | Xilinx, Inc. | Macrocell with product-term cascade and improved flip flop utilization |
| JP2998889B2 (ja) * | 1994-04-28 | 2000-01-17 | キヤノン株式会社 | 無線通信システム |
| JP3505011B2 (ja) * | 1995-06-22 | 2004-03-08 | 株式会社アドバンテスト | 高精度信号発生回路 |
| US6380785B2 (en) * | 1999-02-01 | 2002-04-30 | Agilent Technologies, Inc. | Method and apparatus for eliminating shoot-through events during master-slave flip-flop scan operations |
| JP4965203B2 (ja) * | 2006-09-11 | 2012-07-04 | 株式会社リコー | 遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器 |
| US8014487B2 (en) | 2007-04-10 | 2011-09-06 | Nxp B.V. | High-frequency counter |
| US8644447B2 (en) * | 2008-11-26 | 2014-02-04 | Stmicroelectronics International N.V. | System and a method for generating time bases in low power domain |
| TWI399925B (zh) * | 2010-01-20 | 2013-06-21 | Socle Technology Corp | 濾波電路及具有濾波電路之系統晶片 |
| TWI538402B (zh) * | 2014-06-04 | 2016-06-11 | 新唐科技股份有限公司 | 計數器 |
| US10742220B1 (en) * | 2019-04-30 | 2020-08-11 | Synopsys, Inc. | Method and apparatus for operating programmable clock divider using reset paths |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3391305A (en) * | 1965-04-28 | 1968-07-02 | New York Air Brake Co | Timer unit having selectable rest position |
| FR2109515A5 (ja) * | 1970-10-30 | 1972-05-26 | Comp Generale Electricite | |
| US3774056A (en) * | 1971-04-29 | 1973-11-20 | Design And Manuf Corp | Digital electronic control circuit for cyclically operable appliances and the like |
| US3833854A (en) * | 1972-12-14 | 1974-09-03 | Singer Co | Digital phase shifter |
| US3942124A (en) * | 1973-12-26 | 1976-03-02 | Tarczy Hornoch Zoltan | Pulse synchronizing apparatus and method |
| SU657618A1 (ru) * | 1976-09-23 | 1979-04-15 | Таганрогский радиотехнический институт им. В.Д.Калмыкова | Делитель частоты импульсов |
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| JPS56158534A (en) * | 1980-05-10 | 1981-12-07 | Nippon Gakki Seizo Kk | Programmable counter |
| JPS57157630A (en) * | 1981-03-25 | 1982-09-29 | Nakamichi Corp | Signal converting circuit |
| JPS5923983A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | サンプリングパルス発生回路 |
| US4622481A (en) * | 1985-08-21 | 1986-11-11 | Rca Corporation | Digital envelope detection circuit |
-
1986
- 1986-03-28 US US06/845,282 patent/US4726045A/en not_active Expired - Lifetime
- 1986-10-20 EP EP86308096A patent/EP0238747B1/en not_active Expired
- 1986-10-20 DE DE8686308096T patent/DE3682766D1/de not_active Expired - Fee Related
- 1986-10-31 CA CA000521923A patent/CA1275309C/en not_active Expired - Fee Related
-
1987
- 1987-03-26 JP JP62072960A patent/JPS631115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0238747A3 (en) | 1989-02-08 |
| US4726045A (en) | 1988-02-16 |
| EP0238747A2 (en) | 1987-09-30 |
| CA1275309C (en) | 1990-10-16 |
| JPS631115A (ja) | 1988-01-06 |
| DE3682766D1 (de) | 1992-01-16 |
| EP0238747B1 (en) | 1991-12-04 |
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