JPH08163106A - データ転送装置 - Google Patents

データ転送装置

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JPH08163106A
JPH08163106A JP6306196A JP30619694A JPH08163106A JP H08163106 A JPH08163106 A JP H08163106A JP 6306196 A JP6306196 A JP 6306196A JP 30619694 A JP30619694 A JP 30619694A JP H08163106 A JPH08163106 A JP H08163106A
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JP
Japan
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data
signal
circuit
latch
output
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Application number
JP6306196A
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English (en)
Inventor
Isamu Kobayashi
勇 小林
Takahiro Yamamoto
恭弘 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
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Priority to KR1019950037266A priority patent/KR0175191B1/ko
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

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  • Signal Processing (AREA)
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  • Communication Control (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
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Abstract

(57)【要約】 【目的】本発明はデータを安定して転送し得るデータ転
送装置を提供することを目的とする。 【構成】データ転送回路６は、転送信号ＴＲに基づいて
データＤを出力する。ラッチ制御回路７は、転送信号Ｔ
Ｒ若しくはデータＤと、ラッチ制御信号ＬＣとに基づい
てデータラッチ信号ＤＬを生成して出力する。データラ
ッチ回路８は、ラッチ制御回路７から出力されるデータ
ラッチ信号ＤＬに基づいて、データ転送回路６から出力
されたデータＤをラッチして出力データＤout として出
力する。ラッチ制御回路７は、転送信号ＴＲ若しくはデ
ータＤとラッチ制御信号ＬＣとに基づいて、データラッ
チ回路８に入力されるデータＤの切り換わり時には、デ
ータラッチ信号ＤＬを出力しないように動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路内に
おいてデータの転送動作を行うデータ転送回路に関する
ものである。
【０００２】半導体集積回路では、種々の内部回路間に
おけるデータ転送動作は、データ転送制御回路から出力
される制御信号に基づいて動作している。近年の半導体
集積回路の動作速度の高速化にともない、各内部回路間
のデータ転送速度も高速化されている。そのため、各内
部回路へ様々な入力タイミングで入力される制御信号に
よる転送動作の誤動作を未然に防止する必要がある。
【０００３】
【従来の技術】半導体集積回路内におけるデータ転送装
置の原理の一例を図７に従って説明する。データ生成回
路１は、転送すべきデータを生成するものである。前記
データ生成回路１に入力される転送信号ＴＲは、転送信
号生成回路（図示しない）で生成される。
【０００４】前記データ生成回路１は、前記転送信号Ｔ
Ｒの入力に基づいて、生成したデータをデータラッチ回
路２に出力する。前記データラッチ回路２には、データ
ラッチ信号ＤＬが入力され、同データラッチ回路２はそ
のデータラッチ信号ＤＬの入力に基づいて、前記データ
生成回路１から入力されたデータをラッチして、出力デ
ータＤout として出力する。
【０００５】
【発明が解決しようとする課題】上記のようなデータ転
送装置では、動作速度の高速化にともなって、転送信号
ＴＲと、データラッチ信号ＤＬのタイミングにずれが生
じると、データラッチ回路２から正常な出力データＤou
t が出力されないことがある。
【０００６】すなわち、転送信号ＴＲに基づいてデータ
生成回路１からデータラッチ回路２にデータが出力され
るとき、データラッチ回路２に入力されるデータが安定
する前にデータラッチ信号ＤＬがデータラッチ回路２に
入力されると、誤ったデータがラッチされて、出力デー
タＤout が誤データとなることがある。
【０００７】この発明の目的は、データを安定して転送
し得るデータ転送制御装置を提供することにある。
【０００８】
【課題を解決するための手段】図１（ａ）は請求項１の
原理説明図である。すなわち、データ転送回路６は、転
送信号ＴＲに基づいてデータＤを出力する。ラッチ制御
回路７は、前記転送信号ＴＲと、ラッチ制御信号ＬＣと
に基づいてデータラッチ信号ＤＬを生成して出力する。
データラッチ回路８は、前記ラッチ制御回路７から出力
されるデータラッチ信号ＤＬに基づいて、前記データ転
送回路６から出力されたデータＤをラッチして出力デー
タＤout として出力する。前記ラッチ制御回路７は、前
記転送信号ＴＲとラッチ制御信号ＬＣとに基づいて、前
記データラッチ回路８に入力されるデータＤの切り換わ
り時には、前記データラッチ信号ＤＬを出力しないよう
に動作する。
【０００９】図１（ｂ）は請求項２の原理説明図であ
る。すなわち、データ転送回路６は、転送信号ＴＲに基
づいてデータＤを出力する。ラッチ制御回路７は、前記
データＤと、ラッチ制御信号ＬＣとに基づいてデータラ
ッチ信号ＤＬを生成して出力する。データラッチ回路８
は、前記ラッチ制御回路７から出力されるデータラッチ
信号ＤＬに基づいて、前記データＤをラッチして出力デ
ータＤout として出力する。前記ラッチ制御回路７は、
前記データＤとラッチ制御信号ＬＣとに基づいて、前記
データラッチ回路８に入力されるデータＤの切り換わり
時には、前記データラッチ信号ＤＬを出力しないように
動作する。
【００１０】請求項３においては、図３に示すように、
前記ラッチ制御回路７は、転送信号ＴＲの入力に基づい
て一定の時間幅のマスク信号を出力するマスク信号生成
回路と、前記マスク信号と、前記ラッチ制御信号ＬＣと
の否論理積信号を出力する合成出力回路とから構成され
る。
【００１１】請求項４においては、図５に示すように、
前記ラッチ制御回路７は、前記データＤの切り換わりに
基づいて一定の時間幅のマスク信号を出力するマスク信
号生成回路と、前記マスク信号と、前記ラッチ制御信号
ＬＣとの否論理積信号を出力する合成出力回路とから構
成される。
【００１２】請求項５においては、前記マスク信号生成
回路は、前記転送信号と同転送信号を遅延回路で遅延さ
せた遅延信号との否論理積による信号を出力する。請求
項６においては、前記マスク信号生成回路は、前記デー
タと該データを遅延回路で遅延させた遅延信号との排他
的論理和による信号を出力する。
【００１３】請求項７においては、前記合成出力回路に
は、該合成出力回路の出力信号の波形を整形する波形整
形回路が接続される。
【００１４】
【作用】請求項１では、データラッチ回路８に入力され
るデータＤの切り換わり時には、転送信号ＴＲと、ラッ
チ制御信号ＬＣとに基づいて、ラッチ制御回路７からデ
ータラッチ回路８にデータラッチ信号ＤＬは出力されな
い。
【００１５】請求項２では、データラッチ回路８に入力
されるデータＤの切り換わり時には、データＤと、ラッ
チ制御信号ＬＣとに基づいて、ラッチ制御回路７からデ
ータラッチ回路８にデータラッチ信号ＤＬは出力されな
い。
【００１６】請求項３では、前記データ転送回路６へ転
送信号ＴＲが入力されてから、データラッチ回路８に入
力されるデータＤが切り換わるまでの時間は、マスク信
号に基づいて、合成出力回路から前記データラッチ信号
ＤＬが出力されない。
【００１７】請求項４では、データラッチ回路８に入力
されるデータＤが切り換わる間は、マスク信号に基づい
て、合成出力回路から前記データラッチ信号ＤＬが出力
されない。
【００１８】請求項５では、転送信号と同転送信号を遅
延回路で遅延させた遅延信号との否論理積によりマスク
信号が生成される。請求項６では、データと該データを
遅延回路で遅延させた遅延信号との排他的論理和により
マスク信号が生成される。
【００１９】請求項７では、合成出力回路の出力信号は
波形整形回路で整形されて出力される。
【００２０】
【実施例】図２は本発明を具体化したデータ転送装置の
一実施例を示す。クロック信号生成回路３は外部から入
力される外部クロックＣに同期して発振する発振回路で
構成され、クロック信号ＣＬＫをデータ生成回路４及び
転送信号生成回路５に出力する。
【００２１】前記データ生成回路４はデータ転送回路６
を備え、前記クロック信号ＣＬＫに基づいてデータを生
成し、そのデータをデータ転送回路６に出力する。前記
転送信号生成回路５は、前記クロック信号ＣＬＫに基づ
いて転送信号ＴＲを生成し、その転送信号ＴＲを前記デ
ータ転送回路６及びラッチ制御回路７に出力する。前記
データ転送回路６は、入力される転送信号ＴＲがＨレベ
ルとなると、前記データ生成回路４から入力されたデー
タＤをデータラッチ回路８に転送する。
【００２２】前記ラッチ制御回路７には、ラッチ制御信
号ＬＣが入力される。そして、前記ラッチ制御回路７は
Ｈレベルの前記転送信号ＴＲと、Ｈレベルのラッチ制御
信号ＬＣの入力に基づいて、Ｈレベルのデータラッチ信
号ＤＬをデータラッチ回路８に出力する。
【００２３】前記データラッチ回路８は、前記データラ
ッチ信号ＤＬのＬレベルからＨレベルへの立ち上がりに
基づいて、前記データ転送回路６から転送されたデータ
Ｄをラッチして、出力データＤout として出力回路へ出
力する。
【００２４】前記ラッチ制御回路７の具体的構成を図３
に従って説明する。前記転送信号ＴＲは、インバータ回
路９ａの入力端子に入力され、同インバータ回路９ａの
出力端子、すなわちノードＮ２はインバータ回路９ｂの
入力端子に接続される。
【００２５】前記転送信号ＴＲは、直列に接続された３
段のインバータ回路９ｃの入力端子に入力され、その３
段のインバータ回路９ｃの出力端子、すなわちノードＮ
１はＮチャネルＭＯＳトランジスタＴr1と、Ｐチャネル
ＭＯＳトランジスタＴr2のゲートに接続される。
【００２６】前記インバータ回路９ｃを構成する初段の
インバータ回路は、ＰチャネルＭＯＳトランジスタのゲ
ート幅をＮチャネルＭＯＳトランジスタのゲート幅の１
０倍程度として形成される。また、前記インバータ回路
９ｃの次段のインバータ回路は、ＮチャネルＭＯＳトラ
ンジスタのゲート幅をＰチャネルＭＯＳトランジスタの
ゲート幅の１０倍程度として形成される。また、前記イ
ンバータ回路９ｃの終段のインバータ回路は、Ｐチャネ
ルＭＯＳトランジスタのゲート幅をＮチャネルＭＯＳト
ランジスタのゲート幅の１０倍程度として形成される。
【００２７】従って、インバータ回路９ｃに入力される
転送信号ＴＲの立ち上がりに基づいてノードＮ１が立ち
下がるまでの遅延時間は、転送信号ＴＲの立ち下がりに
基づいてノードＮ１が立ち上がるまでの遅延時間より十
分に大きく設定されている。
【００２８】前記トランジスタＴr1は、前記インバータ
回路９ａを構成するＮチャネルＭＯＳトランジスタのソ
ースとグランドＧＮＤとの間に接続される。前記トラン
ジスタＴr2は、前記ノードＮ２と電源Ｖccとの間に接続
される。
【００２９】前記インバータ回路９ｂの出力端子、すな
わちノードＮ３は、インバータ回路９ｄの入力端子に接
続され、前記インバータ回路９ｄの出力端子、すなわち
ノードＮ４は、インバータ回路９ｅの入力端子に接続さ
れる。
【００３０】前記インバータ回路９ｅは、ＰチャネルＭ
ＯＳトランジスタのゲート幅をＮチャネルＭＯＳトラン
ジスタのゲート幅の１０倍程度として形成される。従っ
て、インバータ回路９ｅのしきい値が実質的に高く設定
され、ノードＮ４が確実にＨレベルに移行した時点でＬ
レベルの信号を出力するようにして、ノイズによりＬレ
ベルの信号を出力しないようにしている。
【００３１】前記インバータ回路９ｅの出力端子、すな
わちノードＮ６は、インバータ回路９ｆの入力端子に接
続され、同インバータ回路９ｆの出力端子から前記デー
タラッチ信号ＤＬが出力される。
【００３２】前記ラッチ制御信号ＬＣは、インバータ回
路９ｇの入力端子に入力されるとともに、ＮチャネルＭ
ＯＳトランジスタＴr3と、ＰチャネルＭＯＳトランジス
タＴr4のゲートに接続される。
【００３３】前記トランジスタＴr3は、前記インバータ
回路９ｂを構成するＮチャネルＭＯＳトランジスタのソ
ースとグランドＧＮＤとの間に接続される。前記トラン
ジスタＴr4は、前記ノードＮ３と電源Ｖccとの間に接続
される。
【００３４】前記インバータ回路９ｇの出力端子、すな
わちノードＮ５は、ＮチャネルＭＯＳトランジスタＴr5
と、ＰチャネルＭＯＳトランジスタＴr6のゲートに接続
される。
【００３５】前記トランジスタＴr5は、前記インバータ
回路９ｄを構成するＮチャネルＭＯＳトランジスタのソ
ースとグランドＧＮＤとの間に接続される。前記トラン
ジスタＴr6は、前記ノードＮ４と電源Ｖccとの間に接続
される。
【００３６】前記ノードＮ４は、ＮチャネルＭＯＳトラ
ンジスタＴr7と、ＰチャネルＭＯＳトランジスタＴr8の
ゲートに接続される。前記トランジスタＴr7は、前記イ
ンバータ回路９ｇを構成するＮチャネルＭＯＳトランジ
スタのソースとグランドＧＮＤとの間に接続される。前
記トランジスタＴr8は、前記ノードＮ５と電源Ｖccとの
間に接続される。
【００３７】次に、上記のように構成されたラッチ制御
回路７の動作を図４に従って説明する。データ転送回路
６からデータラッチ回路８に出力されるデータＤは、転
送信号ＴＲの立ち上がりから、一定時間ｔ１後に切り換
わる。
【００３８】転送信号ＴＲ及びラッチ制御信号ＬＣがＬ
レベルの状態では、ノードＮ１はＨレベルとなり、トラ
ンジスタＴr1がオンされるとともに、トランジスタＴr2
がオフされる。すると、ノードＮ２はＨレベルとなる。
【００３９】また、トランジスタＴr3がオフされるとと
もに、トランジスタＴr4がオンされて、ノードＮ３はＨ
レベルとなる。また、インバータ回路９ｇの動作によ
り、ノードＮ５はＨレベルとなり、トランジスタＴr5が
オンされ、トランジスタＴr6がオフされる。
【００４０】すると、インバータ回路９ｄの動作によ
り、ノードＮ４はＬレベルとなり、トランジスタＴr7が
オフされ、トランジスタＴr8がオンされる。そして、ノ
ードＮ６はＨレベルとなり、データラッチ信号ＤＬはＬ
レベルとなる。
【００４１】この状態から転送信号ＴＲがＨレベルに立
ち上がり、その転送信号ＴＲの立ち上がりから遅れて、
ラッチ制御信号ＬＣ１が立ち上がる場合を説明する。転
送信号ＴＲがＨレベルに立ち上がると、インバータ回路
９ａが動作してノードＮ２がＬレベルとなる。
【００４２】ノードＮ１は、転送信号ＴＲの立ち上がり
からインバータ回路９ｃの大きな遅延時間ｔ２後にＬレ
ベルに立ち下がる。すると、トランジスタＴr1がオフさ
れ、トランジスタＴr2がオンされて、ノードＮ２はＨレ
ベルとなる。
【００４３】また、転送信号ＴＲが立ち下がると、ノー
ドＮ１は直ちにＨレベルにリセットされ、転送信号ＴＲ
の次の立ち上がりを捉えるように動作する。ノードＮ２
がＬレベルの時点でラッチ制御信号ＬＣ１がＨレベルに
立ち上がると、トランジスタＴr3がオンされるととも
に、トランジスタＴr4がオフされて、インバータ回路９
ｂが動作し、ＬレベルのノードＮ２に基づいてノードＮ
３はＨレベルに維持される。
【００４４】ノードＮ２がＨレベルとなると、ノードＮ
３がＬレベルとなる。ノードＮ３がＬレベルとなると、
ノードＮ４がＨレベルとなり、トランジスタＴr7がオン
されるとともに、トランジスタＴr8がオフされ、インバ
ータ回路９ｇの動作によりノードＮ５がＬレベルとな
る。
【００４５】また、ノードＮ４がＨレベルとなると、ノ
ードＮ６がＬレベルとなり、データラッチ信号ＤＬ１が
Ｈレベルとなる。次いで、ラッチ制御信号ＬＣ１がＬレ
ベルに立ち下がると、トランジスタＴr4がオンされてノ
ードＮ３及びノードＮ５がＨレベルとなり、ノードＮ４
がＬレベルとなる。
【００４６】そして、ノードＮ６がＨレベルとなり、デ
ータラッチ回路ＤＬ１がＬレベルとなる。以上のような
動作により、インバータ回路９ａ，９ｃ及びトランジス
タＴr1，Ｔr2は、転送信号ＴＲの立ち上がりに基づい
て、インバータ回路９ｃで設定された遅延時間に相当す
るパルス幅でノードＮ２をＬレベルとするマスク信号生
成回路を構成する。
【００４７】また、インバータ回路９ｂ，９ｄ，９ｇ
と、トランジスタＴr3〜Ｔr8は、マスク信号生成回路
と、ラッチ制御信号ＬＣを合成して出力する合成出力回
路を構成する。そして、マスク信号として入力されるノ
ードＮ２がＬレベルである状態で、ラッチ制御信号ＬＣ
が立ち上がってもノードＮ３は変化せず、ノードＮ２の
立ち上がりに基づいてノードＮ３が立ち下がるように動
作する。
【００４８】また、ノードＮ２がＨレベルにある状態
で、ラッチ制御信号ＬＣが立ち上がると、そのラッチ制
御信号ＬＣが立ち上がりに基づいて、ノードＮ３が立ち
下がるように動作する。
【００４９】インバータ回路９ｅ，９ｆは、同インバー
タ回路９ｅを構成するＰチャネルＭＯＳトランジスタの
ゲート幅を大きくしたことにより、ノードＮ４が確実に
Ｈレベルになったとき、Ｈレベルのデータラッチ信号Ｄ
Ｌを出力する波形整形回路を構成する。
【００５０】以上のように、転送信号ＴＲと、ラッチ制
御信号ＬＣ１が上記タイミングで立ち上がる場合には、
ラッチ制御信号ＬＣ１の立ち上がりに関わらず、ノード
Ｎ２の立ち上がりに基づいてノードＮ３が立ち下がり、
そのノードＮ３の立ち下がりに基づいて、データラッチ
信号ＤＬがＨレベルに立ち上がる。
【００５１】従って、データラッチ信号ＤＬ１は、イン
バータ回路９ｃで設定された遅延時間により、データＤ
の切り換わり後に、Ｈレベルに立ち上がる。この結果、
データラッチ回路８は、入力されるデータＤが安定した
後にラッチ動作を行って、出力信号Ｄout を出力するの
で、切り換わり後の正確なデータＤを出力することがで
きる。
【００５２】一方、転送信号ＴＲの立ち上がりと同一の
タイミングで立ち上がるラッチ制御信号ＬＣ２が入力さ
れると、同ラッチ制御信号ＬＣ２はノードＮ２の立ち下
がりに先立って立ち上がる。
【００５３】すると、ラッチ制御信号ＬＣ２の立ち上が
りに基づいてノードＮ３が立ち下がり、ノードＮ４が立
ち上がる。そして、ノードＮ６が立ち下がり、データラ
ッチ信号ＤＬ２が立ち上がる。
【００５４】従って、データラッチ信号ＤＬ２はデータ
Ｄの切り換わり前に、Ｈレベルに立ち上がる。この結
果、データラッチ回路８は、切り換わり前の安定したデ
ータＤをラッチして、出力信号Ｄout を出力するので、
正確なデータＤを出力することができる。
【００５５】また、転送信号ＴＲの立ち上がりに基づい
てノードＮ２が立ち下がり、そのノードＮ２がＨレベル
に復帰した後にＨレベルに立ち上がるラッチ制御信号Ｌ
Ｃ３が入力されると、ノードＮ３はラッチ制御信号ＬＣ
３の立ち上がりに基づいて立ち下がる。
【００５６】そして、ノードＮ３の立ち下がりに基づい
てノードＮ４が立ち上がり、ノードＮ６が立ち下がり、
データラッチ信号ＤＬ３が立ち上がる。従って、データ
ラッチ信号ＤＬ３はデータＤの切り換わり後に、Ｈレベ
ルに立ち上がる。この結果、データラッチ回路８は、切
り換わり後の安定したデータＤをラッチして、出力信号
Ｄout を出力するので、正確なデータＤを出力すること
ができる。
【００５７】以上のようにこのデータ転送装置では、ラ
ッチ制御回路７に入力されるラッチ制御信号ＬＣに基づ
いて同ラッチ制御信号７からデータラッチ回路８に出力
されるデータラッチ信号ＤＬは、データラッチ回路８に
入力されるデータＤの切り換わり時に出力されないよう
に、ラッチ制御回路７で制御される。
【００５８】従って、データラッチ回路８では、正確な
データＤをラッチして出力することができる。図５は、
ラッチ制御回路の第二の実施例を示す。この実施例は、
前記第一の実施例のトランジスタＴr1，Ｔr2に換えて、
インバータ回路９ｈと、転送ゲート１０ａ，１０ｂを備
えたものである。
【００５９】前記インバータ回路９ｈには、前記インバ
ータ回路９ｃの出力信号が入力される。また、前記イン
バータ回路９ｃの出力信号は、前記転送ゲート１０ａの
Ｐチャネル側ゲートと、前記転送ゲート１０ｂのＮチャ
ネル側ゲートに入力される。前記インバータ回路９ｈの
出力信号は、前記転送ゲート１０ａのＮチャネル側ゲー
トと、前記転送ゲート１０ｂのＰチャネル側ゲートに入
力される。そして、インバータ回路９ａ，９ｃ，９ｈ及
び転送ゲート１０ａ，１０ｂで、排他的論理和回路が構
成される。また、インバータ回路９ａ，９ｃには転送信
号ＴＲに換えて、データ転送回路６から出力されるデー
タＤが入力される。
【００６０】このように構成されたラッチ制御回路で
は、データＤが立ち上がるとき、あるいは立ち下がると
き、前記第一の実施例と同様に、インバータ回路９ｃの
遅延時間に基づくパルス幅でノードＮ２がＬレベルとな
る。
【００６１】すると、データＤが切り換わっているとき
には、データラッチ信号ＤＬはＨレベルに立ち上がら
ず、インバータ回路９ｃに基づく遅延時間後に、データ
ラッチ回路８に入力されるデータＤが安定してから、デ
ータラッチ信号ＤＬはＨレベルに立ち上がる。
【００６２】また、データＤが安定している状態では、
ラッチ制御信号ＬＣの立ち上がりに基づいて、データラ
ッチ信号ＤＬがＨレベルに立ち上がる。従って、このよ
うなラッチ制御回路を備えたデータ転送装置では、デー
タラッチ回路８に入力されるデータＤが切り換わってい
るときには、同データラッチ回路８に入力されるデータ
ラッチ信号ＤＬは立ち上がらないので、データＤを出力
信号Ｄout として安定して出力することができる。
【００６３】図６は、前記第二の実施例のインバータ回
路９ｃの別例を示す。このインバータ回路９ｃは、２段
目のインバータ回路の出力端子をインバータ回路９ｉの
入力端子に接続し、同インバータ回路９ｉの出力端子を
２段目のインバータ回路の入力端子に接続して、シュミ
ットトリガ回路を構成したものである。
【００６４】このような構成により、インバータ回路９
ｃに入力されるデータＤが完全に切り換わった後に、イ
ンバータ回路９ｃの出力信号を切り換えることができる
ので、データＤが確実に切り換わった後に、データラッ
チ信号ＤＬを立ち上げることができる。
【００６５】
【発明の効果】以上詳述したように、請求項１では転送
信号と、ラッチ制御信号とに基づいて、データラッチ回
路でデータを安定してラッチして出力することができ
る。
【００６６】請求項２では、データと、ラッチ制御信号
とに基づいて、データラッチ回路でデータを安定してラ
ッチして出力することができる。請求項３では、データ
転送回路へ転送信号が入力されてから、データラッチ回
路に入力されるデータが切り換わるまでの時間は、マス
ク信号に基づいて、データラッチ動作を停止させること
ができる。
【００６７】請求項４では、データラッチ回路に入力さ
れるデータが切り換わる間は、マスク信号に基づいて、
データラッチ動作を停止させることができる。請求項５
では、転送信号と同転送信号を遅延回路で遅延させた遅
延信号との否論理積によりマスク信号を生成することが
できる。
【００６８】請求項６では、データと該データを遅延回
路で遅延させた遅延信号との排他的論理和によりマスク
信号を生成することができる。請求項７では、データラ
ッチ信号に含まれるノイズを除去することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施例のデータ転送装置を示すブロック図
である。
【図３】 ラッチ制御回路の第一の実施例を示す回路図
である。
【図４】 図３のラッチ制御回路の動作を示すタイミン
グ波形図である。
【図５】 ラッチ制御回路の第二の実施例を示す回路図
である。
【図６】 図５のラッチ制御回路の別例を示す回路図で
ある。
【図７】 従来例を示すブロック図である。
【符号の説明】
６ データ転送回路 ７ ラッチ制御回路 ８ データラッチ回路 ＴＲ 転送信号 ＬＣ ラッチ制御信号 Ｄ データ ＤＬ データラッチ信号 Ｄout 出力データ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 転送信号に基づいてデータをデータラッ
    チ回路に出力するデータ転送回路と、 前記転送信号と、ラッチ制御信号とに基づいてデータラ
    ッチ信号を生成して出力するラッチ制御回路と、 前記ラッチ制御回路から出力されるデータラッチ信号に
    基づいて、前記データ転送回路から出力されたデータを
    ラッチして出力データとして出力するデータラッチ回路
    と、 前記ラッチ制御回路は、前記転送信号とラッチ制御信号
    とに基づいて、前記データラッチ回路に入力されるデー
    タの切り換わり時には、前記データラッチ信号を出力し
    ないように動作することと、を備えたことを特徴とする
    データ転送装置。
  2. 【請求項２】 転送信号に基づいてデータを出力するデ
    ータ転送回路と、 前記データと、ラッチ制御信号とに基づいてデータラッ
    チ信号を生成して出力するラッチ制御回路と、 前記ラッチ制御回路から出力されるデータラッチ信号に
    基づいて、前記データをラッチして出力データとして出
    力するデータラッチ回路と、 前記ラッチ制御回路は、前記データとラッチ制御信号と
    に基づいて、前記データラッチ回路に入力されるデータ
    の切り換わり時には、前記データラッチ信号を出力しな
    いように動作することと、を備えたことを特徴とするデ
    ータ転送装置。
  3. 【請求項３】 前記ラッチ制御回路は、 転送信号の入力に基づいて、前記データ転送回路に転送
    信号が入力されてから、データラッチ回路に入力される
    データが切り換わるまでの時間に相当する一定の時間幅
    のマスク信号を出力するマスク信号生成回路と、 前記マスク信号と、前記ラッチ制御信号との否論理積信
    号を出力する合成出力回路とを備えたことを特徴とする
    請求項１記載のデータ転送装置。
  4. 【請求項４】 前記ラッチ制御回路は、 前記データの切り換わりに基づいて一定の時間幅のマス
    ク信号を出力するマスク信号生成回路と、 前記マスク信号と、前記ラッチ制御信号との否論理積信
    号を出力する合成出力回路とを備えたことを特徴とする
    請求項２記載のデータ転送装置。
  5. 【請求項５】 前記マスク信号生成回路は、前記転送信
    号と同転送信号を遅延回路で遅延させた遅延信号との否
    論理積による信号を出力することを特徴とする請求項３
    記載のデータ転送装置。
  6. 【請求項６】 前記マスク信号生成回路は、前記データ
    と該データを遅延回路で遅延させた遅延信号との排他的
    論理和による信号を出力することを特徴とする請求項４
    記載のデータ転送装置。
  7. 【請求項７】 前記合成出力回路には、該合成出力回路
    の出力信号の波形を整形する波形整形回路を接続したこ
    とを特徴とする請求項３乃至４記載のデータ転送装置。
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