JPH05265849A

JPH05265849A - 立上げｒｏｍ制御方式

Info

Publication number: JPH05265849A
Application number: JP5999592A
Authority: JP
Inventors: Hidetaka Tokukanushi; 秀孝得可主
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-17
Filing date: 1992-03-17
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】本発明はＭＰＵ搭載機器における立上げＲＯ
Ｍ制御方式に関し、初期設定制御プログラムが高度化し
ても、従来の容量のＲＯＭで電源投入時の立上げを完遂
可能とすることを目的とする。【構成】制御回路およびレジスタを含むＭＰＵと、Ｒ
ＯＭと、ＲＡＭとで構成し、電源投入時にＲＯＭに格納
されている初期設定制御プログラムが、一旦レジスタに
転送蓄積されたのちＲＡＭに転記され、転記完了直後に
これがＭＰＵに読出されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ・
ユニット（以下ＭＰＵと略称する）を搭載する機器にお
ける立上げＲＯＭの制御方式に関する。

【０００２】ここで、本明細書で用いる立上げＲＯＭと
は、ＭＰＵ搭載機器に電源投入時、即ち装置の動作立上
り時にＭＰＵに与える初期設定プログラムや初期制御プ
ログラムを格納した読出し専用記憶素子を指し、同業者
間ではブートＲＯＭと呼ばれている。以下、特に必要な
場合以外は立上げＲＯＭを単にＲＯＭと略記する。

【０００３】一般にＭＰＵ搭載機器では、構成が簡単
で、且つ安価なものが要求される。しかし、最近初期設
定制御プログラムの高度化、複雑化に伴って、立上げＲ
ＯＭの大容量化或いは複雑化が必要となり、前記の要求
に逆らう動向となっている。

【０００４】

【従来の技術】以下、従来の技術について説明する。図
５は従来技術によるＭＰＵ搭載機器の電源投入時のＭＰ
Ｕの立上げに関連ある部分の構成図である。

【０００５】同図中、１はＭＰＵ、２はこれに内蔵され
た読出し手段で、３は（立上げ）ＲＯＭである。今、こ
のＭＰＵ搭載機器に電源が投入されると、読出し手段２
はＭＰＵ１を立上げるために、直ちにＲＯＭ３から初期
設定プログラムや初期制御プログラム（以下まとめて初
期設定制御プログラムと呼ぶ）のコードを読出してＭＰ
Ｕ１に加え、ＭＰＵ１はこれを実行する。

【０００６】このＲＯＭ３のビット幅（記憶セルが行列
（マトリックス）状に配列している記憶素子の行（横
軸）方向の容量）を、例えば８ビットとしよう。以前の
初期設定制御プログラムには比較的簡単なものが多く、
この程度で充分なものが多かった。

【０００７】しかし、最近の初期設定制御プログラムは
高度化ないし複雑化して来ており、ＲＯＭのビット幅と
して１６ビットとか３２ビットを必要な場合が増えてい
る。例えば、３２ビット幅が必要な場合の対策として従
来次の２通りの方法が考えられる。

【０００８】図６は第１の対策を示す。即ち３２ビット
幅のＲＯＭを導入する方法である。図７は第２の対策を
示す。即ち８ビット幅のＲＯＭを４個用い、これらにシ
リーズに格納されたコードをシリーズに読出す方法であ
る。

【０００９】

【発明が解決しようとする課題】一般にＭＰＵ搭載機器
では、構成が簡単で且つ安価なものが要求される。しか
しながら、初期設定制御プログラムのコードのビット増
に対する既述のような従来対策では、いずれも上記ＭＰ
Ｕ搭載機器に対する要求に逆らう結果となる。即ち、第
１の対策では大容量のＲＯＭを導入するため、高価で且
つ占有空間が増大する結果となり、第２の対策では複数
個のＲＯＭを使うため、同じく高価で且つ大容量となる
ほか、シリーズに読出すための複雑なシーケンス処理手
段が必要となる難点がある。

【００１０】したがって、本発明の目的は従来対策のこ
のような問題点を除き、従来と同じ容量のＲＯＭで立上
げ動作を遂行できる立上げＲＯＭ制御方式を提供する点
にある。

【００１１】

【課題を解決するための手段】図１は本発明の原理構成
図である。同図中、４は制御回路５、レジスタ６および
第２のレジスタ９を含むＭＰＵ、７は（立上げ）ＲＯＭ
で、８は読書き自在記憶素子（以下ＲＡＭと略記する）
である。既述の目的を達成するため、本発明は図に示す
ように下記のように構成する。即ち、請求項１では、制
御回路５およびレジスタ６を含むＭＰＵ４と、ＲＯＭ７
と、ＲＡＭ８とで構成し、電源投入時に前記制御回路５
の制御により、前記ＲＯＭ７に格納されている初期設定
制御プログラムのコードが一旦前記レジスタ６に転送蓄
積されたのち、前記ＲＡＭ８に転記され転記完了直後Ｍ
ＰＵ４に読出され、請求項２では、請求項１のレジスタ
６は、前記ＲＯＭ７からのコードが特定のコードとなっ
た時、前記初期設定制御プログラムの転記終了と判定し
て、ＲＡＭ８への転記を停止し、請求項３では、請求項
１のＭＰＵ４の中に第２のレジスタ９を設け、前記第２
のレジスタ９は、前記ＲＯＭ７からのコードの先頭部に
挿入されたコード転送回数コードを記憶する。

【００１２】

【作用】本発明の原理構成を示す図１において、請求項
１では、図示構成の全体に電源が投入されると同時に、
制御回路５の制御によってＲＯＭ７に蓄積されている初
期設定制御プログラムのコードが読出され、一旦レジス
タ６に転送蓄積される。

【００１３】レジスタ６が転送コードで満杯になると、
制御回路５の制御によって、一時転送を休止のうえ蓄積
内容をＲＡＭ８に転記する。ここまでが転送の第１回目
と数える。以後同様な動作を所要回数繰り返して、ＲＯ
Ｍ７に格納された初期設定制御プログラムのコードが、
全てレジスタ６を介してＲＡＭ８に転送完了すると、直
ちに制御回路５の制御により、ＭＰＵ４はＲＡＭ８に転
記された初期設定制御プログラムを一挙に読出して実行
し、立上げ動作を終了する。

【００１４】請求項２では、ＲＯＭ７に蓄積された初期
設定制御プログラムのコードの終了点後に、引き続いて
予め定められた特定コードを挿入しておき、レジスタ６
は転送されて来るコードが前記特定コードとなった時初
期設定制御プログラムの転送が終了したと判断して、制
御回路５の制御により、以後ＲＡＭへの転記を停止す
る。

【００１５】請求項３では、ＭＰＵ４の内部に第２のレ
ジスタ９を設け、ＲＯＭ７に格納すべき初期設定制御プ
ログラムの開始点に先立つ部分に挿入された所要コード
転送回数コードを記憶しておき、この回数だけコード転
送を実行すると、制御回路５の制御により、以後ＲＡＭ
への転記を停止する。

【００１６】ここで重要なことは、本発明で重要な役割
を演ずる制御回路５、レジスタ６およびＲＡＭ８が、本
発明の実施のために新設するものではないことである。
即ち、従来から設置され、他の目的で稼働することとな
っている前記の各構成要素を、本発明のために使用する
ものである。換言すれば、電源投入当初以外のとき、つ
まり本発明の動作目的達成後は、前記の各構成要素を遅
滞なく本来の用途に振り向けることが必要である。

【００１７】

【実施例】以下、図面を用いて本発明の実施例について
説明する。図２は、本発明の第１の実施例の構成を示す
図である。図２において、１０はＭＰＵで、１１はアド
レス発生デコード部、１２は３ビットカウンタ１２１お
よび第１デコーダ１２２を内蔵する蓄積順位指定部、１
３は３２ビット・レジスタ、１４は第２デコーダ、１５
は内部バスで、１６はアドレスバスを示す。

【００１８】また２０は８ビットＲＯＭ、３０は４個の
８ビット並列出力のＲＡＭ（以下８ビットＲＡＭ×４個
と記す）で１７はデータバスである。図２の各要素と、
本発明の原理構成を示す図１における要素との関連は以
下のとおりである。

【００１９】即ち、図２のＭＰＵ１０中のアドレス発生
デコード部１１及び蓄積順位指定部１２、および第２デ
コーダ１４の一部が、図１のＭＰＵ４中の制御回路５に
該当し、３２ビットレジスタ１３および第２デコーダ１
４の残りの一部がレジスタ６に該当する。また８ビット
ＲＯＭ２０がＲＯＭ７に該当し、８ビットＲＡＭ×４個
３０がＲＡＭ８に該当する。

【００２０】換言すれば、本実施例はＲＯＭ、ＲＡＭお
よびレジスタとして、それぞれ８ビット幅、８ビット幅
のもの４個および３２ビット容量のものを適用した例で
ある。

【００２１】図３は、図２のブロック図の中の各部、各
点における信号波形を示すタイムチャートである。同図
中、Ａはアドレス発生デコード部１１で発生する内部ク
ロック・パルスを示し、電源投入以後５ビットを周期と
した番号が付記されている。

【００２２】Ｂはクロックパルスの５ビットを周期とす
る５番目のビット毎に発生する抑止パルスで、蓄積順位
指定部１２内の３ビットカウンタ１２１に、カウンタ・
リセット・パルスとして加えられる。

【００２３】前記内部クロック・パルスＡは、５ビット
を周期とする５番目のビット毎に、前記抑止パルスＢで
抑止され、Ｃに示す歯抜け状のクロック・パルスとなっ
て３ビット・カウンタ１２１に印加されカウントされ
る。

【００２４】３ビット・カウンタ１２１でのカウント結
果は、第１デコーダ１２２でデコードされて、Ｄ列に示
すように順次Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＥとなって出
力され、３２ビット・レジスタ１３に加えられる。これ
らＤ１〜ＤＥは、８ビットＲＯＭ２０から読出した８ビ
ット単位のコードを、３２ビット・レジスタ１３内の第
何順位に蓄積すべきかを指定する信号である。

【００２５】単位素子が行列（マトリックス）状に配列
している３２ビット・レジスタの、行（横軸）方向の、
つまり各順位の容量を８ビットとすれば、行（縦軸）方
向のワード数、つまり順位数は３２ビット÷８ビット＝
４順位となる。

【００２６】図２によれば、Ｄ１〜ＤＥには、並列にそ
れぞれ別個の供給路が示されているが、図３では簡単の
ためまとめて直列符号の形で描かれている。電源投入時
点、およびその後抑止パルスが低レベル電位から高レベ
ル電位に転移する時点（図中上向き矢印で示してある
点）ごとに、第１デコーダ１２２は起動点に戻り、出力
がＤ１から開始される。Ｄ１は最上位８ビットに蓄積す
べきことを指定し、Ｄ４は最下位８ビットに蓄積すべき
ことを示し、ＤＥは３２ビット・レジスタ１３が満杯と
なったことを示す。

【００２７】さて、ＥおよびＦは、それぞれＲＯＭ読出
し信号およびＲＡＭ書込み信号で、それぞれ８ビットＲ
ＯＭ２０および８ビットＲＡＭ×４個３０に加えられ、
共に高レベル順位の期間中だけそれぞれ読出しおよび書
込みを行う。

【００２８】ＲＯＭ読出し信号Ｅは電源投入後、暫くは
高レベル電位で８ビットＲＯＭ２９からの読出しを行な
い、第１デコーダ１２２のＤＥが出力されている期間は
低レベル電位となって、一時読出しを休止する。

【００２９】一方、アドレス発生デコード部１１は、Ｇ
列に示すようにＤ１〜Ｄ４に対応してアドレスＧ１〜Ｇ
４を発生し、アドレスバス１６を経て８ビットＲＯＭ２
０に加え、読出すべきアドレスを指示する。

【００３０】８ビットＲＯＭ２０から順次読出された８
ビットコードＭ，Ｎ，ＰおよびＱは、Ｈ列に示すように
データバス１７および内部バス１５の読出し方向通路を
経て、３２ビット・レジスタ１３に加えられ、Ｄ１〜Ｄ
４で指定された順位に、Ｊ列に示すように（ＭＸＸ
Ｘ），（ＭＮＸＸ），（ＭＮＰＸ）および（ＭＮＰＱ）
と順次蓄積されて満杯となる。

【００３１】ここに前記括弧内の記号の各文字は、各順
位に蓄積された８ビットの符号を示し、Ｘは未だ蓄積す
べき入力が到来しないため符号が不定であることを示
す。一方、ＲＡＭ書込み信号Ｆは、電源投入後暫くは低
レベル電位で、８ビットＲＡＭ×４個３０への書込みを
行わないが、第１デコーダのＤＥが出力されている期間
は、高レベル値となる。従ってＪ列に示した３２ビット
・レジスタ１３の満杯時のコード（ＭＮＰＱ）は内部バ
ス１５およびデータバス１７の書込み方向通路を経て、
８ビットＲＡＭ×４個３０に書込まれる。

【００３２】次いで第１デコーダ１２２の出力はＤ１に
戻り、アドレス発生デコーダ部１１は、８ビットＲＯＭ
２０の次の読出しアドレス、例えばＧ５を出力し、以下
前記と同様なことを繰り返す。

【００３３】８ビットＲＯＭ２０に格納されたプログラ
ムのコードの終了時点以後には、引き続いて予め定めら
れた特定コード、例えばＺＺＺＺ〜が挿入されおり、３
２ビット・レジスタ１３の入力コードがこのコード（Ｚ
ＺＺＺ）となると、第２デコーダはコード転送が終了し
たと判定して、終了信号Ｌを発生する。

【００３４】終了信号Ｌの発生と共に８ビットＲＡＭ×
４個３０に転記を終了した初期設定制御プログラムのコ
ードは一挙にＭＰＵ１０に読出されて立上げが完了す
る。次いで終了信号Ｌはアドレス発生デコード部１１お
よび３ビットカウンタ１２１に印加されて、その動作を
停止すると共に３２ビット・レジスタ１３に印加され
て、本発明の動作目的以外の用途に使用される。

【００３５】図４は本発明の第２の実施例の一部の構成
図である。第２の実施例が前述の第１の実施例と比較し
て異なる点は、ＭＰＵ１０の中に、８ビット・レジスタ
１７を付加した点で、これに伴って内部バス１５が接続
されると共に、第１デコーダの出力Ｄ１〜ＤＥにＤ０が
加わって、出力Ｄ０が８ビット・レジスタ１７に加わる
ようになったこと、および８ビット・レジスタ１７の出
力が第２デコーダ１４に加わるようになったことだけで
ある。

【００３６】従って図４では、第２の実施例が第１の実
施例と異なる部分だけを示して、それ以外の部は省略し
てある。省略された部分は図２と全く同様である。なお
図４の８ビット・レジスタ１７は図１における第２のレ
ジスタ９に該当する。

【００３７】図４中、第１デコーダは電源投入直後、プ
ログラムのコードの開始点に先立って出力Ｄ０を発生
し、８ビット・レジスタ１７に印加する。８ビット・レ
ジスタ１７はＤ０が印加されている期間だけ、８ビット
ＲＯＭ２０からのコードを受入れ記憶する。このコード
は８ビットＲＯＭ２０から３２ビット・レジスタ１３へ
の所要コード転送回数を示すようになっている。８ビッ
ト・レジスタ１７に記憶された転送回数は第２デコーダ
１４に送られる。第２デコーダ１４では転送回数をカウ
ントして所定の転送回数を達成すると、終了信号Ｌを発
生する。

【００３８】この実施例では、付加レジスタの容量を８
ビットとしたが、これは所要コード転送回数を示す信号
ビット数の８ビットの場合を対象としたからであって、
何ビットのものを用いても動作原則は同様である。ただ
し通常の場合大きくても１６ビット程度のものを用いれ
ば充分である。

【００３９】

【発明の効果】以上述べたとおり本発明によれば、初期
設定制御プログラムが高度化乃至複雑化してコードのビ
ット幅が増大した場合でも、従来と同じ容量のＲＯＭで
立上げ動作を遂行することが出来、価額と容積の節減に
好ましい立上げＲＯＭ制御方式を実現することが出来
る。

【００４０】更に本発明に用いるレジスタやＲＡＭは、
本発明のために新設するものでは無く、従来から設置さ
れ稼働していたものを使用するものであるから、各構成
要素の稼働効率の良い立上げＲＯＭ制御方式を実現する
ことが出来る。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】本発明の第１の実施例の構成図である。

【図３】図２の各部の信号波形を示すタイムチャードで
ある。

【図４】本発明の第２の実施例の一部の構成図である。

【図５】従来技術のＭＰＵ立上げ部の構成図である。

【図６】ビット幅増への第１の対策を示す図である。

【図７】ビット幅増への第２の対策を示す図である。

【符号の説明】

４ＭＰＵ５制御回路６レジスタ７ＲＯＭ８ＲＡＭ９第２のレジスタ

Claims

【特許請求の範囲】

【請求項１】制御回路(5) 及びレジスタ(6) を含むＭ
ＰＵ(4) と、ＲＯＭ(7) と、ＲＡＭ(8) とで構成され、
電源投入時に前記制御回路(5) の制御により、前記ＲＯ
Ｍ(7) に格納されている初期設定制御プログラムのコー
ドが一旦前記レジスタ(6) に転送蓄積されたのち、前記
ＲＡＭ(8) に転記され、転記完了直後に前記ＭＰＵ(4)
に読出されることを特徴とする立上げＲＯＭ制御方式。
【請求項２】請求項１記載のレジスタ(6) は、前記Ｒ
ＯＭ(7) からのコードが特定のコードとなった時、前記
初期設定制御プログラムの転送終了と判定して、ＲＡＭ
(8) への転記を停止することを特徴とする立上げＲＯＭ
制御方式。
【請求項３】請求項１に記載のＭＰＵ(4) の中に第２
のレジスタ(9) を設け、前記第２のレジスタ(9) は、前
記ＲＯＭ(7) からのコードの先頭部に挿入されたコード
転送回数コードを記憶することを特徴とする立上げＲＯ
Ｍ制御方式。