JPH05267445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05267445A JPH05267445A JP4063295A JP6329592A JPH05267445A JP H05267445 A JPH05267445 A JP H05267445A JP 4063295 A JP4063295 A JP 4063295A JP 6329592 A JP6329592 A JP 6329592A JP H05267445 A JPH05267445 A JP H05267445A
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- Japan
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- shallow groove
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- insulating layer
- groove
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法、特に、浅い溝に絶縁
物を埋め込んだ浅溝型素子分離領域と浅い溝の下部の深
い溝に絶縁物を埋め込んだ深溝型素子分離領域とを形成
する方法に関し、深溝型素子分離形成用の深溝と浅溝型
素子分離形成用の浅溝とに充填される充填物に含まれる
不純物が外部に拡散しないように絶縁層をもって良好に
被覆する方法を提供することを目的とする。 【構成】 半導体基板１上の浅溝型素子分離形成領域に
浅溝３を形成し、浅溝３を埋めて半導体基板１上に第１
の絶縁層４を形成し、第１の絶縁層４をエッチバックし
て、浅溝３を除く領域の半導体基板１上から除去し、浅
溝３に残留する第１の絶縁層４をリフローして平坦化
し、平坦化された第１の絶縁層４をエッチバックし、エ
ッチバックされた領域に第２の絶縁層７を形成するよう
に構成する。
物を埋め込んだ浅溝型素子分離領域と浅い溝の下部の深
い溝に絶縁物を埋め込んだ深溝型素子分離領域とを形成
する方法に関し、深溝型素子分離形成用の深溝と浅溝型
素子分離形成用の浅溝とに充填される充填物に含まれる
不純物が外部に拡散しないように絶縁層をもって良好に
被覆する方法を提供することを目的とする。 【構成】 半導体基板１上の浅溝型素子分離形成領域に
浅溝３を形成し、浅溝３を埋めて半導体基板１上に第１
の絶縁層４を形成し、第１の絶縁層４をエッチバックし
て、浅溝３を除く領域の半導体基板１上から除去し、浅
溝３に残留する第１の絶縁層４をリフローして平坦化
し、平坦化された第１の絶縁層４をエッチバックし、エ
ッチバックされた領域に第２の絶縁層７を形成するよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、浅い溝に絶縁物を埋め込んだ浅溝型素子分離
領域と浅い溝の下部の深い溝に絶縁物を埋め込んだ深溝
型素子分離領域とを形成する方法に関する。
法、特に、浅い溝に絶縁物を埋め込んだ浅溝型素子分離
領域と浅い溝の下部の深い溝に絶縁物を埋め込んだ深溝
型素子分離領域とを形成する方法に関する。
【０００２】近年のＬＳＩは高速・高集積化が求められ
ており、寄生容量や寄生抵抗の削減、デバイスの平坦
化、素子の微細化等が重要課題になっている。このた
め、従来のＬＯＣＯＳ法による選択酸化分離に代えて、
半導体基板に浅い溝を形成し、これに絶縁物を埋め込む
構造の浅溝型素子分離が必要になってきた。また、従来
の深溝に絶縁物を埋め込む深溝型素子分離の形成がこの
浅溝型素子分離の形成工程と同時に実行できることゝ、
埋め込み材料としては基板にあまりストレスを与えない
ものであることゝが要求されている。
ており、寄生容量や寄生抵抗の削減、デバイスの平坦
化、素子の微細化等が重要課題になっている。このた
め、従来のＬＯＣＯＳ法による選択酸化分離に代えて、
半導体基板に浅い溝を形成し、これに絶縁物を埋め込む
構造の浅溝型素子分離が必要になってきた。また、従来
の深溝に絶縁物を埋め込む深溝型素子分離の形成がこの
浅溝型素子分離の形成工程と同時に実行できることゝ、
埋め込み材料としては基板にあまりストレスを与えない
ものであることゝが要求されている。
【０００３】
【従来の技術】半導体基板に深溝型素子分離形成用の深
溝と浅溝型素子分離形成用の浅溝とを形成し、この深溝
と浅溝とを埋めて半導体基板上にＢＰＳＧ層を形成して
リフローする。浅溝内のＢＰＳＧ層を除去するようにエ
ッチバックし、次いで全面に酸化シリコン層を形成して
ポリッシングをなし、浅溝に酸化シリコン層が埋め込ま
れた浅溝型素子分離領域と深溝内のＢＰＳＧ層が酸化シ
リコン層でキャップされた深溝型素子分離領域とを形成
する。
溝と浅溝型素子分離形成用の浅溝とを形成し、この深溝
と浅溝とを埋めて半導体基板上にＢＰＳＧ層を形成して
リフローする。浅溝内のＢＰＳＧ層を除去するようにエ
ッチバックし、次いで全面に酸化シリコン層を形成して
ポリッシングをなし、浅溝に酸化シリコン層が埋め込ま
れた浅溝型素子分離領域と深溝内のＢＰＳＧ層が酸化シ
リコン層でキャップされた深溝型素子分離領域とを形成
する。
【０００４】
【発明が解決しようとする課題】半導体基板に浅溝型素
子分離形成用の浅溝と浅溝の下部に深溝型素子分離形成
用の深溝とを形成してＢＰＳＧ層を形成すると、図６
（ａ）に示すように、浅溝３に囲まれた凸状の素子形成
領域６上に形成されるＢＰＳＧ層４の膜厚は、凸部６の
面積が大きい領域ほど、厚くなる。この状態のＢＰＳＧ
層４をリフローしても、図６（ｂ）に示すように、面積
の大きい凸部上において厚くなって平坦にはならない。
この状態のＢＰＳＧ層４をエッチバックすると、図７に
示すように、ＢＰＳＧ層４は面積の大きい凸部６の周辺
部において他の領域より厚く残留する。この結果、ＢＰ
ＳＧ層４をキャップするために酸化シリコン層７を形成
してポリッシングすると、面積の大きい凸部６周辺にお
いてＢＰＳＧ層４が露出することがある。
子分離形成用の浅溝と浅溝の下部に深溝型素子分離形成
用の深溝とを形成してＢＰＳＧ層を形成すると、図６
（ａ）に示すように、浅溝３に囲まれた凸状の素子形成
領域６上に形成されるＢＰＳＧ層４の膜厚は、凸部６の
面積が大きい領域ほど、厚くなる。この状態のＢＰＳＧ
層４をリフローしても、図６（ｂ）に示すように、面積
の大きい凸部上において厚くなって平坦にはならない。
この状態のＢＰＳＧ層４をエッチバックすると、図７に
示すように、ＢＰＳＧ層４は面積の大きい凸部６の周辺
部において他の領域より厚く残留する。この結果、ＢＰ
ＳＧ層４をキャップするために酸化シリコン層７を形成
してポリッシングすると、面積の大きい凸部６周辺にお
いてＢＰＳＧ層４が露出することがある。
【０００５】ＢＰＳＧ層が露出した状態でデバイスを製
造すると、ＢＰＳＧ層中のボロンやリンが外部に拡散し
てデバイスの特性に悪影響を及ぼすことになる。
造すると、ＢＰＳＧ層中のボロンやリンが外部に拡散し
てデバイスの特性に悪影響を及ぼすことになる。
【０００６】本発明の目的は、この欠点を解消すること
にあり、深溝型素子分離形成用の深溝と浅溝型素子分離
形成用の浅溝とに充填される充填物に含まれる不純物が
外部に拡散しないように絶縁層をもって良好に被覆する
方法を提供することにある。
にあり、深溝型素子分離形成用の深溝と浅溝型素子分離
形成用の浅溝とに充填される充填物に含まれる不純物が
外部に拡散しないように絶縁層をもって良好に被覆する
方法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的は、半導体基
板（１）上の浅溝型素子分離形成領域に浅溝（３）を形
成し、この浅溝（３）を埋めて前記の半導体基板（１）
上に第１の絶縁層（４）を形成し、この第１の絶縁層
（４）をエッチバックして、前記の浅溝（３）を除く領
域の前記の半導体基板（１）上から除去し、前記の浅溝
（３）に残留する前記の第１の絶縁層（４）をリフロー
して平坦化し、この平坦化された第１の絶縁層（４）を
エッチバックし、このエッチバックされた領域に第２の
絶縁層（７）を形成する工程を有する半導体装置の製造
方法によって達成される。
板（１）上の浅溝型素子分離形成領域に浅溝（３）を形
成し、この浅溝（３）を埋めて前記の半導体基板（１）
上に第１の絶縁層（４）を形成し、この第１の絶縁層
（４）をエッチバックして、前記の浅溝（３）を除く領
域の前記の半導体基板（１）上から除去し、前記の浅溝
（３）に残留する前記の第１の絶縁層（４）をリフロー
して平坦化し、この平坦化された第１の絶縁層（４）を
エッチバックし、このエッチバックされた領域に第２の
絶縁層（７）を形成する工程を有する半導体装置の製造
方法によって達成される。
【０００８】なお、浅溝型素子分離領域と同時に深溝型
素子分離領域を形成するには、深溝型素子分離形成領域
の前記の浅溝（３）の下部に深溝（２）を形成し、この
深溝（２）と前記の浅溝（３）とを埋めて前記の半導体
基板（１）上に前記の第１の絶縁層（４）を形成するよ
うにすればよい。
素子分離領域を形成するには、深溝型素子分離形成領域
の前記の浅溝（３）の下部に深溝（２）を形成し、この
深溝（２）と前記の浅溝（３）とを埋めて前記の半導体
基板（１）上に前記の第１の絶縁層（４）を形成するよ
うにすればよい。
【０００９】
【作用】図１（ａ）に示すように、浅溝型素子分離形成
用浅溝３の形成された半導体基板１上に第１の絶縁層
（ＢＰＳＧ層）４を形成した後、浅溝３上にフォトレジ
スト膜５を形成してＢＰＳＧ層４をウェットエッチング
して浅溝３に囲まれた凸状の素子形成領域６上からＢＰ
ＳＧ層を除去してリフローすると、図１（ｂ）に示すよ
うに、浅溝３内に平坦なＢＰＳＧ層４が形成される。こ
の平坦なＢＰＳＧ層４をエッチバックして、エッチバッ
クした領域に第２の絶縁層（ＳｉＯ2 層）を形成すれば
第１の絶縁層（ＢＰＳＧ層）４は第２の絶縁層（ＳｉＯ
2 層）をもって均一な厚さにキャップされ、局部的に第
１の絶縁層（ＢＰＳＧ層）４が露出することがなくな
る。
用浅溝３の形成された半導体基板１上に第１の絶縁層
（ＢＰＳＧ層）４を形成した後、浅溝３上にフォトレジ
スト膜５を形成してＢＰＳＧ層４をウェットエッチング
して浅溝３に囲まれた凸状の素子形成領域６上からＢＰ
ＳＧ層を除去してリフローすると、図１（ｂ）に示すよ
うに、浅溝３内に平坦なＢＰＳＧ層４が形成される。こ
の平坦なＢＰＳＧ層４をエッチバックして、エッチバッ
クした領域に第２の絶縁層（ＳｉＯ2 層）を形成すれば
第１の絶縁層（ＢＰＳＧ層）４は第２の絶縁層（ＳｉＯ
2 層）をもって均一な厚さにキャップされ、局部的に第
１の絶縁層（ＢＰＳＧ層）４が露出することがなくな
る。
【００１０】
【実施例】以下、図面を参照して、本発明の一実施例に
係る深溝型素子分離領域と浅溝型素子分離領域との形成
方法について説明する。
係る深溝型素子分離領域と浅溝型素子分離領域との形成
方法について説明する。
【００１１】図２（ａ）参照 周知の方法を使用して、シリコン基板１に深溝型素子分
離形成用深溝２と浅溝型素子分離形成用浅溝３とを形成
する。
離形成用深溝２と浅溝型素子分離形成用浅溝３とを形成
する。
【００１２】図２（ｂ）参照 ＣＶＤ法を使用して深溝２と浅溝３とを埋めてシリコン
基板１上にＢＰＳＧ層４を形成する。
基板１上にＢＰＳＧ層４を形成する。
【００１３】図３（ａ）参照 フォトレジスト膜５を形成し、浅溝３の形成に使用した
マスクの反転マスクを使用して露光・現像し、浅溝３上
を除く領域から除去する。フォトレジスト膜５をマスク
にしてＢＰＳＧ層４をウェットエッチングし、シリコン
基板１の浅溝３に囲まれた凸状の素子形成領域６上から
ＢＰＳＧ層４を除去する。
マスクの反転マスクを使用して露光・現像し、浅溝３上
を除く領域から除去する。フォトレジスト膜５をマスク
にしてＢＰＳＧ層４をウェットエッチングし、シリコン
基板１の浅溝３に囲まれた凸状の素子形成領域６上から
ＢＰＳＧ層４を除去する。
【００１４】図３（ｂ）参照 リフローして浅溝３に残留するＢＰＳＧ層４を平坦化す
る。
る。
【００１５】図４（ａ）参照 平坦化されたＢＰＳＧ層４をエッチバックして浅溝３内
から除去し、深溝２内のみにＢＰＳＧ層４を残留する。
から除去し、深溝２内のみにＢＰＳＧ層４を残留する。
【００１６】図４（ｂ）参照 ＣＶＤ法を使用して、浅溝３を埋めてシリコン基板１上
に二酸化シリコン層７を形成する。
に二酸化シリコン層７を形成する。
【００１７】図５参照 ポリッシングをなし、浅溝３を二酸化シリコン層７で埋
め込んだ浅溝型素子分離領域を形成し、深溝２内のＢＰ
ＳＧ層４を二酸化シリコン層７でキャップした深溝型素
子分離領域を形成する。
め込んだ浅溝型素子分離領域を形成し、深溝２内のＢＰ
ＳＧ層４を二酸化シリコン層７でキャップした深溝型素
子分離領域を形成する。
【００１８】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、深溝型素子分離用深溝と
浅溝型素子分離用浅溝とが形成された半導体基板上にＢ
ＰＳＧ層を形成し、深溝と浅溝とを除く領域の半導体基
板の凸部上からＢＰＳＧ層を一担除去してからリフロー
するので、浅溝内にＢＰＳＧ層が平坦に形成される。し
たがって、このＢＰＳＧ層をエッチバックしてエッチバ
ックした領域に酸化シリコン層を形成すれば、ＢＰＳＧ
層は酸化シリコン層によって良好にキャップされてＢＰ
ＳＧ層が局部的に露出することがなくなり、良質の素子
分離が形成されてデバイスの高速・高集積化に寄与する
ところが大きい。
体装置の製造方法においては、深溝型素子分離用深溝と
浅溝型素子分離用浅溝とが形成された半導体基板上にＢ
ＰＳＧ層を形成し、深溝と浅溝とを除く領域の半導体基
板の凸部上からＢＰＳＧ層を一担除去してからリフロー
するので、浅溝内にＢＰＳＧ層が平坦に形成される。し
たがって、このＢＰＳＧ層をエッチバックしてエッチバ
ックした領域に酸化シリコン層を形成すれば、ＢＰＳＧ
層は酸化シリコン層によって良好にキャップされてＢＰ
ＳＧ層が局部的に露出することがなくなり、良質の素子
分離が形成されてデバイスの高速・高集積化に寄与する
ところが大きい。
【図１】本発明の原理説明図である。
【図２】素子分離形成工程図である。
【図３】素子分離形成工程図である。
【図４】素子分離形成工程図である。
【図５】素子分離形成工程図である。
【図６】従来技術に係る素子分離形成工程図である。
【図７】従来技術に係る素子分離形成工程図である。
１ 半導体基板（シリコン基板） ２ 深溝 ３ 浅溝 ４ 第１の絶縁層（ＢＰＳＧ層） ５ フォトレジスト膜 ６ 凸状部 ７ 第２の絶縁層（酸化シリコン層）
Claims (2)
- 【請求項１】 半導体基板（１）上の浅溝型素子分離形
成領域に浅溝（３）を形成し、 該浅溝（３）を埋めて前記半導体基板（１）上に第１の
絶縁層（４）を形成し、 該第１の絶縁層（４）をエッチバックして、前記浅溝
（３）を除く領域の前記半導体基板（１）上から除去
し、 前記浅溝（３）に残留する前記第１の絶縁層（４）をリ
フローして平坦化し、 該平坦化された第１の絶縁層（４）をエッチバックし、
該エッチバックされた領域に第２の絶縁層（７）を形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 深溝型素子分離形成領域の前記浅溝
（３）の下部に深溝（２）を形成し、 該深溝（２）と前記浅溝（３）とを埋めて前記半導体基
板（１）上に前記第１の絶縁層（４）を形成することを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063295A JPH05267445A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063295A JPH05267445A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267445A true JPH05267445A (ja) | 1993-10-15 |
Family
ID=13225188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063295A Withdrawn JPH05267445A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399449B1 (en) | 1996-08-09 | 2002-06-04 | Nec Corporation | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
-
1992
- 1992-03-19 JP JP4063295A patent/JPH05267445A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399449B1 (en) | 1996-08-09 | 2002-06-04 | Nec Corporation | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |