JPH05315439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05315439A JPH05315439A JP11706292A JP11706292A JPH05315439A JP H05315439 A JPH05315439 A JP H05315439A JP 11706292 A JP11706292 A JP 11706292A JP 11706292 A JP11706292 A JP 11706292A JP H05315439 A JPH05315439 A JP H05315439A
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Abstract
(57)【要約】
【目的】 本発明は，素子分離領域の形成に深さの異
なるディープトレンチとシャロートレンチを用いた半導
体装置の製造方法に関し, トレンチ内のＢＰＳＧ膜のキ
ャップを完全にして，特性に悪影響を及ぼさない事を目
的とする。 【構成】 基板１に, シャロートレンチ２とシャロー
トレンチ内にディープディープトレンチ３と, 深さの異
なる複数の素子分離領域を用いる半導体装置において,
基板１にシャロートレンチ２とディープトレンチ３を形
成する工程と, 基板１上にシャロートレンチ２，及びデ
ィープトレンチ３を埋めて, 充填材料６を被覆する工程
と, 充填材料６をディープトレンチ内を残してエッチバ
ックする工程と, シャロートレンチ２内の充填材料６を
リフローして平坦化する工程と, シャロートレンチ２内
を埋めてキャップ材料８を充填する工程とを含むように
構成する。
なるディープトレンチとシャロートレンチを用いた半導
体装置の製造方法に関し, トレンチ内のＢＰＳＧ膜のキ
ャップを完全にして，特性に悪影響を及ぼさない事を目
的とする。 【構成】 基板１に, シャロートレンチ２とシャロー
トレンチ内にディープディープトレンチ３と, 深さの異
なる複数の素子分離領域を用いる半導体装置において,
基板１にシャロートレンチ２とディープトレンチ３を形
成する工程と, 基板１上にシャロートレンチ２，及びデ
ィープトレンチ３を埋めて, 充填材料６を被覆する工程
と, 充填材料６をディープトレンチ内を残してエッチバ
ックする工程と, シャロートレンチ２内の充填材料６を
リフローして平坦化する工程と, シャロートレンチ２内
を埋めてキャップ材料８を充填する工程とを含むように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は，素子分離領域の形成
に，深さの異なるディープトレンチとシャロートレンチ
を用いた半導体装置の製造方法に関する。
に，深さの異なるディープトレンチとシャロートレンチ
を用いた半導体装置の製造方法に関する。
【０００２】近年のＬＳＩは，高速，高集積化が盛んに
要求されている。それには，寄生容量や寄生抵抗削減，
デバイスの平坦化，素子の微細化等が重要となってく
る。このため，従来の選択酸化分離からシャローなトレ
ンチを用いた素子分離が必要となってくる。
要求されている。それには，寄生容量や寄生抵抗削減，
デバイスの平坦化，素子の微細化等が重要となってく
る。このため，従来の選択酸化分離からシャローなトレ
ンチを用いた素子分離が必要となってくる。
【０００３】また，従来のディープトレンチによる素子
分離も充填工程がシャロートレンチと同時にでき，充填
材料もあまり基板にストレスを与えないものが要求され
ている。
分離も充填工程がシャロートレンチと同時にでき，充填
材料もあまり基板にストレスを与えないものが要求され
ている。
【０００４】
【従来の技術】図３は従来例の説明図である。図におい
て，27はSi基板, 28はシャロートレンチ, 29は広い凸
部, 30は狭い凸部, 31はディープトレンチ, 32はＢＰＳ
Ｇ膜，33は側壁残渣, 34はＣＶＤSiO2膜である。
て，27はSi基板, 28はシャロートレンチ, 29は広い凸
部, 30は狭い凸部, 31はディープトレンチ, 32はＢＰＳ
Ｇ膜，33は側壁残渣, 34はＣＶＤSiO2膜である。
【０００５】図３に工程順模式断面図で示すような従来
の素子分離領域形成方法においては，前記の問題を考慮
し，図３（ａ）に示すように，シャロートレンチ28と,
ディープトレンチ31をSi基板27に形成したあと, 図３
（ｂ）に示すように，トレンチ内の充填材料として，Si
基板27に熱膨張係数が他の充填材料よりは比較的近く,
加熱によりリフローし易いボロンをドープした燐珪酸ガ
ラス，即ちＢＰＳＧ膜32をシャロートレンチ28, 及びデ
ィープトレンチ31内に埋め込んでいた。
の素子分離領域形成方法においては，前記の問題を考慮
し，図３（ａ）に示すように，シャロートレンチ28と,
ディープトレンチ31をSi基板27に形成したあと, 図３
（ｂ）に示すように，トレンチ内の充填材料として，Si
基板27に熱膨張係数が他の充填材料よりは比較的近く,
加熱によりリフローし易いボロンをドープした燐珪酸ガ
ラス，即ちＢＰＳＧ膜32をシャロートレンチ28, 及びデ
ィープトレンチ31内に埋め込んでいた。
【０００６】しかし, 図３（ｃ）に示すように，ＢＰＳ
Ｇ膜32を平坦化するためにリフローを行うと，シャロー
トレンチ28を形成した時の残りの基板表面（シャロート
レンチから見て凸部）が広い凸部29と, 狭い凸部30とで
は, リフローする時のＢＰＳＧ膜の流れ方が異なり，広
い凸部29上のＢＰＳＧ膜は全部流れ切らないため，その
表面が平坦にならず，図３（ｄ）に示すようにSi基板27
上のＢＰＳＧ膜を異方性ドライエッチング等によりエッ
チバックしてトレンチ内のみに埋め込む工程で，シャロ
ートレンチ28の側壁にＢＰＳＧ膜32が側壁残渣として残
ってしまう。
Ｇ膜32を平坦化するためにリフローを行うと，シャロー
トレンチ28を形成した時の残りの基板表面（シャロート
レンチから見て凸部）が広い凸部29と, 狭い凸部30とで
は, リフローする時のＢＰＳＧ膜の流れ方が異なり，広
い凸部29上のＢＰＳＧ膜は全部流れ切らないため，その
表面が平坦にならず，図３（ｄ）に示すようにSi基板27
上のＢＰＳＧ膜を異方性ドライエッチング等によりエッ
チバックしてトレンチ内のみに埋め込む工程で，シャロ
ートレンチ28の側壁にＢＰＳＧ膜32が側壁残渣として残
ってしまう。
【０００７】そのために, 図３（ｅ）に示すように，ト
レンチ内のＢＰＳＧ膜32をキャップ材料として用いるＣ
ＶＤSiO2膜34で蓋をしても, 側壁残渣33がキャップ面か
ら露出するため, シャロートレンチ28に隣接するバイポ
ーラ素子のベースやコレクタ, ＭＯＳ素子のソースやド
レイン等の拡散層にボロンや燐の反対導電型の不純物が
拡散して悪影響を及ぼすと言った問題が生じていた。特
に，バイポーラ素子では，隣接するコレクタ層に不純物
が拡散して，コレクタコンタクト抵抗が高くなり，特性
が悪化する。
レンチ内のＢＰＳＧ膜32をキャップ材料として用いるＣ
ＶＤSiO2膜34で蓋をしても, 側壁残渣33がキャップ面か
ら露出するため, シャロートレンチ28に隣接するバイポ
ーラ素子のベースやコレクタ, ＭＯＳ素子のソースやド
レイン等の拡散層にボロンや燐の反対導電型の不純物が
拡散して悪影響を及ぼすと言った問題が生じていた。特
に，バイポーラ素子では，隣接するコレクタ層に不純物
が拡散して，コレクタコンタクト抵抗が高くなり，特性
が悪化する。
【０００８】
【発明が解決しようとする課題】従って，トレンチ内の
ＢＰＳＧ膜のキャップが上手く出来ず，ＢＰＳＧ膜32の
表面が露出したままデバイスを製造することになるの
で，ボロンや燐のSi基板への拡散が特性に悪影響を及ぼ
す事となる。
ＢＰＳＧ膜のキャップが上手く出来ず，ＢＰＳＧ膜32の
表面が露出したままデバイスを製造することになるの
で，ボロンや燐のSi基板への拡散が特性に悪影響を及ぼ
す事となる。
【０００９】本発明は，以上の点を鑑み，ＢＰＳＧ膜を
リフローする前にディープトレンチのトップ部分まであ
らかじめ全面エッチングを行い，ＢＰＳＧ膜の平坦化を
行い，ＢＰＳＧ膜のキャップを完全にして，特性に悪影
響を及ぼさない事を目的とする。
リフローする前にディープトレンチのトップ部分まであ
らかじめ全面エッチングを行い，ＢＰＳＧ膜の平坦化を
行い，ＢＰＳＧ膜のキャップを完全にして，特性に悪影
響を及ぼさない事を目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は基板，２はシャロートレン
チ，３はディープトレンチ，４は広い凹部，５は狭い凹
部，６は充填材料，７は側壁残渣，８はキャップ材料で
ある。
図である。図において，１は基板，２はシャロートレン
チ，３はディープトレンチ，４は広い凹部，５は狭い凹
部，６は充填材料，７は側壁残渣，８はキャップ材料で
ある。
【００１１】上記の問題点は，充填材料６であるＢＰＳ
Ｇ膜を堆積した後，リフローする前に全面エッチングを
行い，シャロートレンチ２の広い凸部となる基板１表面
の面積の広い部分に厚く積まれたＢＰＳＧ膜をなくして
から，シャロートレンチ２の側壁残渣７として残ったＢ
ＰＳＧ膜をリフローして平坦化すれば良い。
Ｇ膜を堆積した後，リフローする前に全面エッチングを
行い，シャロートレンチ２の広い凸部となる基板１表面
の面積の広い部分に厚く積まれたＢＰＳＧ膜をなくして
から，シャロートレンチ２の側壁残渣７として残ったＢ
ＰＳＧ膜をリフローして平坦化すれば良い。
【００１２】この後は，シャロートレンチ２内に平坦化
された充填材料６上に，ＣＶＤSiO2膜のようなキャップ
材料８を基板１上に堆積して，シャロートレンチ２内の
充填材料６に蓋をして，ポリッシングを行い，半導体装
置面全体を平坦化する。
された充填材料６上に，ＣＶＤSiO2膜のようなキャップ
材料８を基板１上に堆積して，シャロートレンチ２内の
充填材料６に蓋をして，ポリッシングを行い，半導体装
置面全体を平坦化する。
【００１３】すなわち，本発明の目的は，基板１に, シ
ャロートレンチ２とディープトレンチ３のように, 深さ
の異なる複数の素子分離領域を用いる半導体装置におい
て,図１（ａ）に示すように，基板１に該基板１表面を
選択的にエッチングしてシャロートレンチ２を形成し，
該シャロートレンチ２底面を選択的にエッチングしてデ
ィープトレンチ３を形成する工程と,図１（ｂ）に示す
ように，該基板１上に, 該シャロートレンチ２，及び該
ディープトレンチ３を埋めて, 充填材料６を被覆する工
程と,図１（ｃ）に示すように，該充填材料６を, 該デ
ィープトレンチ内に残してエッチバックする工程と,図
１（ｄ）に示すように，該シャロートレンチ２内の該充
填材料６をリフローして平坦化する工程と,図１（ｅ）
に示すように，該シャロートレンチ２内の該充填材料６
表面にキャップ材料８を該基板１表面と略同一面まで充
填する工程とを含むことにより達成される。
ャロートレンチ２とディープトレンチ３のように, 深さ
の異なる複数の素子分離領域を用いる半導体装置におい
て,図１（ａ）に示すように，基板１に該基板１表面を
選択的にエッチングしてシャロートレンチ２を形成し，
該シャロートレンチ２底面を選択的にエッチングしてデ
ィープトレンチ３を形成する工程と,図１（ｂ）に示す
ように，該基板１上に, 該シャロートレンチ２，及び該
ディープトレンチ３を埋めて, 充填材料６を被覆する工
程と,図１（ｃ）に示すように，該充填材料６を, 該デ
ィープトレンチ内に残してエッチバックする工程と,図
１（ｄ）に示すように，該シャロートレンチ２内の該充
填材料６をリフローして平坦化する工程と,図１（ｅ）
に示すように，該シャロートレンチ２内の該充填材料６
表面にキャップ材料８を該基板１表面と略同一面まで充
填する工程とを含むことにより達成される。
【００１４】
【作用】本発明では, シャロートレンチの凸部が広いパ
ターン上にはリフロー後に凸部側壁のＢＰＳＧが厚くな
りやすいので，エッチバックしてからリフローにより平
坦化する。
ターン上にはリフロー後に凸部側壁のＢＰＳＧが厚くな
りやすいので，エッチバックしてからリフローにより平
坦化する。
【００１５】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において，９はSi基板，10は埋没拡散層, 11
はエピタキシャル層, 12はシャロートレンチ, 13はディ
ープトレンチ, 14は凸部, 15はＢＰＳＧ膜，16は側壁残
渣, 17はＣＶＤSiO2膜，18はコレクタコンタクト拡散
層, 19はベース引出電極,20はカバーSiO2膜, 21はベー
ス, 22はエミッタ引出電極, 23はエミッタ, 24はエミッ
タ電極, 25はベース電極, 26はコレクタ電極である。
である。図において，９はSi基板，10は埋没拡散層, 11
はエピタキシャル層, 12はシャロートレンチ, 13はディ
ープトレンチ, 14は凸部, 15はＢＰＳＧ膜，16は側壁残
渣, 17はＣＶＤSiO2膜，18はコレクタコンタクト拡散
層, 19はベース引出電極,20はカバーSiO2膜, 21はベー
ス, 22はエミッタ引出電極, 23はエミッタ, 24はエミッ
タ電極, 25はベース電極, 26はコレクタ電極である。
【００１６】図２（ａ）に示すように，あらかじめ，埋
没拡散層10を形成し, エピタキシャル層11を成長した基
板９にシャロートレンチ２を１μｍの深さに形成し, 続
いてシャロートレンチ12内にディープトレンチ13を３μ
ｍの深さに形成する。
没拡散層10を形成し, エピタキシャル層11を成長した基
板９にシャロートレンチ２を１μｍの深さに形成し, 続
いてシャロートレンチ12内にディープトレンチ13を３μ
ｍの深さに形成する。
【００１７】図２（ｂ）に示すように，Si基板９上に,
シャロートレンチ12，及びディープトレンチ13を埋め
て, ＣＶＤ法により充填材料としてＢＰＳＧ膜15を１μ
ｍの厚さに堆積する。 図２（ｃ）に示すように，ＢＰ
ＳＧ膜をウエット，及びドライエッチングにより全面エ
ッチングする。すると, トレンチ形成により残った基板
表面である凸部の側壁, 即ち, シャロートレンチ12の側
壁にＢＰＳＧ膜15が側壁残渣として残る。
シャロートレンチ12，及びディープトレンチ13を埋め
て, ＣＶＤ法により充填材料としてＢＰＳＧ膜15を１μ
ｍの厚さに堆積する。 図２（ｃ）に示すように，ＢＰ
ＳＧ膜をウエット，及びドライエッチングにより全面エ
ッチングする。すると, トレンチ形成により残った基板
表面である凸部の側壁, 即ち, シャロートレンチ12の側
壁にＢＰＳＧ膜15が側壁残渣として残る。
【００１８】図２（ｄ）に示すように，この側壁残渣を
なくすために, 900 〜1,000 ℃で30〜60分間のリフロー
を行って, シャロートレンチ12内のＢＰＳＧ膜15を平坦
化する。
なくすために, 900 〜1,000 ℃で30〜60分間のリフロー
を行って, シャロートレンチ12内のＢＰＳＧ膜15を平坦
化する。
【００１９】図２（ｅ）に示すように，シャロートレン
チ２内を埋めてキャップ材料であるＣＶＤSiO2膜17をSi
基板15上に１μｍの厚さに堆積し, ポリッシングを行っ
て,Si基板９の表面を平坦化する。
チ２内を埋めてキャップ材料であるＣＶＤSiO2膜17をSi
基板15上に１μｍの厚さに堆積し, ポリッシングを行っ
て,Si基板９の表面を平坦化する。
【００２０】この後，通常の工程により，本発明を適用
した，エミッタ自己整合型バイポーラトランジスタを完
成する。
した，エミッタ自己整合型バイポーラトランジスタを完
成する。
【００２１】
【発明の効果】以上説明したように, 本発明によれば,
シャロートレンチの凸部が広いパターンも狭いパターン
もあらかじめＢＰＳＧ膜をエッチングしてからリフロー
するため，ＢＰＳＧ膜の表面がシャロートレンチの側壁
部分で露出することがなくなり，特性に悪影響を及ぼさ
ない。
シャロートレンチの凸部が広いパターンも狭いパターン
もあらかじめＢＰＳＧ膜をエッチングしてからリフロー
するため，ＢＰＳＧ膜の表面がシャロートレンチの側壁
部分で露出することがなくなり，特性に悪影響を及ぼさ
ない。
【００２２】従って，理想的な素子分離が形成でき，デ
バイスの高速化，高集積化に寄与するところが大きい。
バイスの高速化，高集積化に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図３】 従来例の説明図
１ 基板 ２ シャロートレンチ ３ ディープトレンチ ４ 広い凹部 ５ 狭い凹部 ６ 充填材料 ７ 側壁残渣 ８ キャップ材料 ９ Si基板 10 埋没拡散層 11 エピタキシャル層 12 シャロートレンチ 13 ディープトレンチ 14 凸部 15 ＢＰＳＧ膜 16 側壁残渣 17 ＣＶＤSiO2膜 18 コレクタコンタクト拡散層 19 ベース引出電極 20 カバーSiO2膜 21 ベース 22 エミッタ引出電極 23 エミッタ 24 エミッタ電極 25 ベース電極 26 コレクタ電極
Claims (2)
- 【請求項１】 基板(1) に, シャロートレンチ(2) と該
シャロートレンチ内にディープトレンチ(3) と, 深さの
異なる複数の素子分離領域を用いる半導体装置におい
て, 基板(1) に該基板(1) 表面を選択的にエッチングしてシ
ャロートレンチ(2) を形成し, 該シャロートレンチ(2)
底面を選択的にエッチングしてディープトレンチ(3) を
形成する工程と, 該基板(1) 上に, 該シャロートレンチ(2), 及び該ディ
ープトレンチ(3) を埋めて, 充填材料(6) を被覆する工
程と, 該充填材料(6) を，該ディープトレンチ(3) 内を残して
エッチバックする工程と, 該シャロートレンチ(2) 内の該充填材料(6) をリフロー
して平坦化する工程と, 該シャロートレンチ(2) 内の該充填材料(6) 表面にキャ
ップ材料(8) を該基板(1) と略同一面まで充填する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記充填材料(6) がＢＰＳＧ膜からな
り，前記キャップ材料(8) が気相成長二酸化シリコン膜
からなることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11706292A JPH05315439A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11706292A JPH05315439A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315439A true JPH05315439A (ja) | 1993-11-26 |
Family
ID=14702487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11706292A Withdrawn JPH05315439A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399449B1 (en) | 1996-08-09 | 2002-06-04 | Nec Corporation | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
| JP2003509861A (ja) * | 1999-09-17 | 2003-03-11 | テレフオンアクチーボラゲツト エル エム エリクソン | 半導体装置の隔離のため浅いトレンチ内に深いトレンチを形成するための自己整合方法 |
| KR100702775B1 (ko) * | 2005-05-03 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
-
1992
- 1992-05-11 JP JP11706292A patent/JPH05315439A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399449B1 (en) | 1996-08-09 | 2002-06-04 | Nec Corporation | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
| JP2003509861A (ja) * | 1999-09-17 | 2003-03-11 | テレフオンアクチーボラゲツト エル エム エリクソン | 半導体装置の隔離のため浅いトレンチ内に深いトレンチを形成するための自己整合方法 |
| KR100702775B1 (ko) * | 2005-05-03 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US7662697B2 (en) | 2005-05-03 | 2010-02-16 | Hynix Semiconductor Inc. | Method of forming isolation structure of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |