JPH05267582A - 半導体ウェーハおよび半導体装置の製造方法 - Google Patents
半導体ウェーハおよび半導体装置の製造方法Info
- Publication number
- JPH05267582A JPH05267582A JP5867692A JP5867692A JPH05267582A JP H05267582 A JPH05267582 A JP H05267582A JP 5867692 A JP5867692 A JP 5867692A JP 5867692 A JP5867692 A JP 5867692A JP H05267582 A JPH05267582 A JP H05267582A
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- Japan
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- wafer
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- semiconductor wafer
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Abstract
(57)【要約】
【目的】マスタースライス方式における抵抗形成領域の
面積を小さくすることによってチップ面積も小さくして
１枚のウェーハからのチップ収量を多くし、コスト低減
を図る。 【構成】あらかじめ作り込んである素子は抵抗素子以外
の素子であり、かつ、素子が形成されていないでそこに
抵抗素子を必要とする領域を有するマスターウェーハを
用いてマスタースライス方式で半導体装置を製造する。
面積を小さくすることによってチップ面積も小さくして
１枚のウェーハからのチップ収量を多くし、コスト低減
を図る。 【構成】あらかじめ作り込んである素子は抵抗素子以外
の素子であり、かつ、素子が形成されていないでそこに
抵抗素子を必要とする領域を有するマスターウェーハを
用いてマスタースライス方式で半導体装置を製造する。
Description
【０００１】
【産業上の利用分野】本発明は使用する素子があらかじ
め作り込んであるマスタースライス方式の半導体ウェー
ハ（以下マスターウェーハと称す）および半導体装置の
製造方法に係わり、特にアナログマスタースライス方式
において使用するマスターウェーハおよびそれを用いた
半導体装置の製造方法に関する。
め作り込んであるマスタースライス方式の半導体ウェー
ハ（以下マスターウェーハと称す）および半導体装置の
製造方法に係わり、特にアナログマスタースライス方式
において使用するマスターウェーハおよびそれを用いた
半導体装置の製造方法に関する。
【０００２】
【従来の技術】図３に従来のアナログマスタースライス
方式のマスターウェーハによる半導体装置の断面図
（Ａ）および平面図（Ｂ）を示し、図４にこのマスター
ウェーハを用いた製造方法を示す。
方式のマスターウェーハによる半導体装置の断面図
（Ａ）および平面図（Ｂ）を示し、図４にこのマスター
ウェーハを用いた製造方法を示す。
【０００３】Ｐ型サブストレート１上にＮ+ 型埋込み層
３を間にしてＮ- 型エピタキシャル層２を成長し、Ｐ+
型素子分離拡散層１１を形成する（素子分離工程）。次
に、トランジスタブロック１２内にＮ+ 型コレクタ拡散
層４、Ｐ- 型ベース拡散層５、Ｎ+ 型エミッタ拡散層６
を形成してトランジスタを作り込む（トランジスタ形成
工程）。次に、抵抗ブロック１３内にＰ型拡散層８を形
成して抵抗素子１４，１６を作り込む（抵抗形成工
程）。次に、全体的に絶縁膜７で被覆（絶縁膜形成工
程）してマスターウェーハが完成されてストックされ
る。
３を間にしてＮ- 型エピタキシャル層２を成長し、Ｐ+
型素子分離拡散層１１を形成する（素子分離工程）。次
に、トランジスタブロック１２内にＮ+ 型コレクタ拡散
層４、Ｐ- 型ベース拡散層５、Ｎ+ 型エミッタ拡散層６
を形成してトランジスタを作り込む（トランジスタ形成
工程）。次に、抵抗ブロック１３内にＰ型拡散層８を形
成して抵抗素子１４，１６を作り込む（抵抗形成工
程）。次に、全体的に絶縁膜７で被覆（絶縁膜形成工
程）してマスターウェーハが完成されてストックされ
る。
【０００４】そしてユーザーからの受注内容（指定内
容）でストックされたマスターウェーハの絶縁膜７の所
定箇所に開孔が形成され、必要な素子１４がアルミ等の
配線１５によって接続される（絶縁膜開孔工程・配線形
成工程）。次に、全体的にパッシベーション膜が形成さ
れ（カバー膜形成工程）集積回路装置となる。
容）でストックされたマスターウェーハの絶縁膜７の所
定箇所に開孔が形成され、必要な素子１４がアルミ等の
配線１５によって接続される（絶縁膜開孔工程・配線形
成工程）。次に、全体的にパッシベーション膜が形成さ
れ（カバー膜形成工程）集積回路装置となる。
【０００５】
【発明が解決しようとする課題】この従来の製造方法、
製造システムでは、図３（Ｂ）に示す様に、既に形成さ
れている多くの抵抗素子１４，１６から必要な抵抗素子
１４だけを選ぶために使用しない抵抗素子１６が多く発
生し、その分チップ面積が大きくなってしまい、１枚の
ウエーハからのペレット収量が少なくなるという問題点
があった。
製造システムでは、図３（Ｂ）に示す様に、既に形成さ
れている多くの抵抗素子１４，１６から必要な抵抗素子
１４だけを選ぶために使用しない抵抗素子１６が多く発
生し、その分チップ面積が大きくなってしまい、１枚の
ウエーハからのペレット収量が少なくなるという問題点
があった。
【０００６】
【課題を解決するための手段】本発明の特徴は、使用す
る素子があらかじめ作り込んであるマスタースライス方
式の半導体ウェーハにおいて、前記あらかじめ作り込ん
である素子は抵抗素子以外の素子であり、かつ、素子が
形成されていない所定面積の領域であって該半導体ウェ
ーハから半導体装置を得る為にはそこに抵抗素子を必要
とする領域を有する半導体ウェーハにある。
る素子があらかじめ作り込んであるマスタースライス方
式の半導体ウェーハにおいて、前記あらかじめ作り込ん
である素子は抵抗素子以外の素子であり、かつ、素子が
形成されていない所定面積の領域であって該半導体ウェ
ーハから半導体装置を得る為にはそこに抵抗素子を必要
とする領域を有する半導体ウェーハにある。
【０００７】本発明の他の特徴は、抵抗素子以外の素子
があらかじめ作り込んであり、かつ、素子が形成されて
いない領域を有しているマスタースライス方式の半導体
ウェーハを用意する工程と、ユーザー指定により前記マ
スタースライス方式の半導体ウェーハの前記素子が形成
されていない領域に高いエネルギーのイオン注入により
所望する抵抗素子を形成する工程とを有する半導体装置
の製造方法にある。
があらかじめ作り込んであり、かつ、素子が形成されて
いない領域を有しているマスタースライス方式の半導体
ウェーハを用意する工程と、ユーザー指定により前記マ
スタースライス方式の半導体ウェーハの前記素子が形成
されていない領域に高いエネルギーのイオン注入により
所望する抵抗素子を形成する工程とを有する半導体装置
の製造方法にある。
【０００８】ここで前記素子が形成されていない領域の
面積は５０×５０μｍ2 〜５００×５００μｍ2 の範囲
内の面積であることが実用的観点から好ましい。
面積は５０×５０μｍ2 〜５００×５００μｍ2 の範囲
内の面積であることが実用的観点から好ましい。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１に本発明の一実施例のアナログマスタースライ
ス方式のマスターウェーハによる半導体装置の断面図
（Ａ）および平面図（Ｂ）を示し、図２にこのマスター
ウェーハを用いた製造方法を示す。
る。図１に本発明の一実施例のアナログマスタースライ
ス方式のマスターウェーハによる半導体装置の断面図
（Ａ）および平面図（Ｂ）を示し、図２にこのマスター
ウェーハを用いた製造方法を示す。
【００１０】まず始めにシリコンウェーハ上にＮＰＮト
ランジスタ、ＰＮＰトランジスタ、ＭＯＳトランジスタ
等の抵抗素子を除く他の素子を形成し、将来抵抗素子を
形成する領域（抵抗ブロック）２３を設ける。そして全
面に膜厚が約５００ｎｍ（ナノメータ）の絶縁膜７をＣ
ＶＤ法で形成してマスターウェーハを完成させる。
ランジスタ、ＰＮＰトランジスタ、ＭＯＳトランジスタ
等の抵抗素子を除く他の素子を形成し、将来抵抗素子を
形成する領域（抵抗ブロック）２３を設ける。そして全
面に膜厚が約５００ｎｍ（ナノメータ）の絶縁膜７をＣ
ＶＤ法で形成してマスターウェーハを完成させる。
【００１１】図１，図２により説明すると、Ｐ型サブス
トレート１上にＮ+ 型埋込み層３を間にしてＮ- 型エピ
タキシャル層２を成長し、Ｐ+ 型素子分離拡散層１１を
形成する（素子分離工程）。次に、トランジスタブロッ
ク２２内にＮ+ 型コレクタ拡散層４、Ｐ- 型ベース拡散
層５、Ｎ+ 型エミッタ拡散層６を形成してトランジスタ
を作り込む（トランジスタ形成工程）。次に、全体的に
絶縁膜７で被覆（絶縁膜形成工程）してマスターウェー
ハが完成されてストックされる。
トレート１上にＮ+ 型埋込み層３を間にしてＮ- 型エピ
タキシャル層２を成長し、Ｐ+ 型素子分離拡散層１１を
形成する（素子分離工程）。次に、トランジスタブロッ
ク２２内にＮ+ 型コレクタ拡散層４、Ｐ- 型ベース拡散
層５、Ｎ+ 型エミッタ拡散層６を形成してトランジスタ
を作り込む（トランジスタ形成工程）。次に、全体的に
絶縁膜７で被覆（絶縁膜形成工程）してマスターウェー
ハが完成されてストックされる。
【００１２】この場合、将来抵抗素子を形成する領域
（抵抗ブロック）２３の面積は実用的観点から、５０×
５０μｍ2 〜５００×５００μｍ2 の範囲であることが
好ましい。またこの範囲内でたがいに異なる抵抗ブロッ
ク面積の数種類のマスターウェーハを用意することによ
り、ユーザーが必要とする抵抗ブロック面積を有するマ
スターウェーハを選択するようにすることが有効であ
る。
（抵抗ブロック）２３の面積は実用的観点から、５０×
５０μｍ2 〜５００×５００μｍ2 の範囲であることが
好ましい。またこの範囲内でたがいに異なる抵抗ブロッ
ク面積の数種類のマスターウェーハを用意することによ
り、ユーザーが必要とする抵抗ブロック面積を有するマ
スターウェーハを選択するようにすることが有効であ
る。
【００１３】そしてストックされたマスターウェーハ上
にイオン注入時のマスクとなる膜厚が約１μｍのアルミ
膜９を成膜し、ユーザーからの受注内容（指定内容）に
もとずいて、フォトリソグラフィー技術によりこのアル
ミ膜９に所望のパターンを形成する。次に、イオン注入
法を用い、アルミ膜９を除去した部分へ絶縁膜７を通し
て３００〜５００ｋｅＶの高エネルギーでボロン１０を
注入してＮ- 型エピタキシャル層２に選択的にＰ型拡散
層８を形成し、抵抗素子２４を形成する（高エネルギー
イオン注入による抵抗形成工程）。
にイオン注入時のマスクとなる膜厚が約１μｍのアルミ
膜９を成膜し、ユーザーからの受注内容（指定内容）に
もとずいて、フォトリソグラフィー技術によりこのアル
ミ膜９に所望のパターンを形成する。次に、イオン注入
法を用い、アルミ膜９を除去した部分へ絶縁膜７を通し
て３００〜５００ｋｅＶの高エネルギーでボロン１０を
注入してＮ- 型エピタキシャル層２に選択的にＰ型拡散
層８を形成し、抵抗素子２４を形成する（高エネルギー
イオン注入による抵抗形成工程）。
【００１４】この後、絶縁膜７に上記ユーザーからの受
注内容（指定内容）にもとずいて、フォトリソグラフィ
ー技術により所定箇所に開孔が形成され、アルミ等の配
線によって素子が接続される（絶縁膜開孔工程・配線形
成工程）。最後に、膜厚が約０．５μｍのプラズマシリ
コン窒化膜をパッシベーション膜として全体的に形成し
て（カバー膜形成工程）集積回路装置となる。
注内容（指定内容）にもとずいて、フォトリソグラフィ
ー技術により所定箇所に開孔が形成され、アルミ等の配
線によって素子が接続される（絶縁膜開孔工程・配線形
成工程）。最後に、膜厚が約０．５μｍのプラズマシリ
コン窒化膜をパッシベーション膜として全体的に形成し
て（カバー膜形成工程）集積回路装置となる。
【００１５】
【発明の効果】以上説明したように本発明は、マスター
スライス方式たとえばアナログマスタースライス方式に
よってメーカーもしくはユーザーが製造工程の後半を行
って集積回路装置を完成させる際に、必要最小限の面積
の抵抗ブロック２３を選択し、３００〜５００ｋｅＶの
高エネルギーでイオン注入技術を用いることによってア
ルミ等の配線形成前に自由なパターンの抵抗素子２４を
必要な数だけ形成することが出来る。したがって、不要
な抵抗素子の存在により抵抗ブロックが大面積となって
いた従来の集積回路装置と比べて抵抗素子を形成する抵
抗ブロックの面積が大幅に削減でき、更にチップの面積
を小さくする事ができる効果を有する。また、大幅な抵
抗変更を必要とする客に対して、迅速に対応できるとい
う大きな効果をも有する。
スライス方式たとえばアナログマスタースライス方式に
よってメーカーもしくはユーザーが製造工程の後半を行
って集積回路装置を完成させる際に、必要最小限の面積
の抵抗ブロック２３を選択し、３００〜５００ｋｅＶの
高エネルギーでイオン注入技術を用いることによってア
ルミ等の配線形成前に自由なパターンの抵抗素子２４を
必要な数だけ形成することが出来る。したがって、不要
な抵抗素子の存在により抵抗ブロックが大面積となって
いた従来の集積回路装置と比べて抵抗素子を形成する抵
抗ブロックの面積が大幅に削減でき、更にチップの面積
を小さくする事ができる効果を有する。また、大幅な抵
抗変更を必要とする客に対して、迅速に対応できるとい
う大きな効果をも有する。
【図１】本発明の一実施例のマスターウェーハを示す図
であり、（Ａ）は断面図、（Ｂ）は平面図である。
であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図２】本発明の一実施例の製造方法の流れを示す図で
ある。
ある。
【図３】従来技術のマスターウェーハを示す図であり、
（Ａ）は断面図、（Ｂ）は平面図である。
（Ａ）は断面図、（Ｂ）は平面図である。
【図４】従来技術の製造方法の流れを示す図である。
１ Ｐ型サブストレート ２ Ｎ- 型エピタキシャル層 ３ Ｎ+ 型埋込み層 ４ Ｎ+ 型コレクタ拡散層 ５ Ｐ- 型ベース拡散層 ６ Ｎ+ 型エミッタ拡散層 ７ 絶縁膜 ８ Ｐ型拡散層 ９ アルミ膜 １０ ボロン １１ Ｐ+ 型素子分離拡散層 １２，２２ トランジスタブロック １３，２３ 抵抗ブロック １４，１６，２４抵抗素子 １５ アルミ配線
Claims (5)
- 【請求項１】 使用する素子があらかじめ作り込んであ
るマスタースライス方式の半導体ウェーハにおいて、前
記あらかじめ作り込んである素子は抵抗素子以外の素子
であり、かつ、素子が形成されていない所定面積の領域
であって該半導体ウェーハから半導体装置を得る為には
そこに抵抗素子を必要とする領域を有することを特徴と
する半導体ウェーハ。 - 【請求項２】 前記素子が形成されていない所定面積の
領域の面積は５０×５０μｍ2 〜５００×５００μｍ2
の範囲内の面積であることを特徴とする請求項１に記載
の半導体ウェーハ。 - 【請求項３】 抵抗素子以外の素子があらかじめ作り込
んであり、かつ、素子が形成されていない領域を有して
いるマスタースライス方式の半導体ウェーハを用意する
工程と、ユーザー指定により前記マスタースライス方式
の半導体ウェーハの前記素子が形成されていない領域に
高いエネルギーのイオン注入により所望する抵抗素子を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記素子が形成されていない領域の面積
が異なる複数種類の前記半導体ウェーハを用意し、前記
ユーザー指定により前記複数種類の半導体ウェーハのな
かから一種類の半導体ウェーハを選択して前記抵抗素子
の形成を該選択された半導体ウェーハに行ない、しかる
後に配線を形成することを特徴とする請求項３に記載の
半導体装置の製造方法。 - 【請求項５】 前記素子が形成されていない領域の面積
は５０×５０μｍ2〜５００×５００μｍ2 の範囲内の
面積であることを特徴とする請求項３もしくは請求項４
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5867692A JPH05267582A (ja) | 1992-03-17 | 1992-03-17 | 半導体ウェーハおよび半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5867692A JPH05267582A (ja) | 1992-03-17 | 1992-03-17 | 半導体ウェーハおよび半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267582A true JPH05267582A (ja) | 1993-10-15 |
Family
ID=13091183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5867692A Pending JPH05267582A (ja) | 1992-03-17 | 1992-03-17 | 半導体ウェーハおよび半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267582A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116651A (ja) * | 2005-09-22 | 2007-05-10 | Renesas Technology Corp | 高周波電力増幅用電子部品および無線通信装置 |
| WO2012043146A1 (ja) * | 2010-09-28 | 2012-04-05 | 富士電機株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142537A (ja) * | 1983-12-29 | 1985-07-27 | Sharp Corp | 集積回路装置の製造方法 |
-
1992
- 1992-03-17 JP JP5867692A patent/JPH05267582A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142537A (ja) * | 1983-12-29 | 1985-07-27 | Sharp Corp | 集積回路装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116651A (ja) * | 2005-09-22 | 2007-05-10 | Renesas Technology Corp | 高周波電力増幅用電子部品および無線通信装置 |
| WO2012043146A1 (ja) * | 2010-09-28 | 2012-04-05 | 富士電機株式会社 | 半導体装置 |
| CN102640419A (zh) * | 2010-09-28 | 2012-08-15 | 富士电机株式会社 | 半导体器件 |
| US8687330B2 (en) | 2010-09-28 | 2014-04-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN102640419B (zh) * | 2010-09-28 | 2015-11-25 | 富士电机株式会社 | 半导体器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |