JPH0527276B2 - - Google Patents
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- JPH0527276B2 JPH0527276B2 JP59041755A JP4175584A JPH0527276B2 JP H0527276 B2 JPH0527276 B2 JP H0527276B2 JP 59041755 A JP59041755 A JP 59041755A JP 4175584 A JP4175584 A JP 4175584A JP H0527276 B2 JPH0527276 B2 JP H0527276B2
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- Y10S148/148—Silicon carbide
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲイト型電界効果半導体装置(以
下単にIGFETという)およびその複合化させた
半導体装置およびその作製方法に関するものであ
つて、気相法特にプラズマ気相法を用いることに
よつて積層して形成される非単結晶半導体を用
い、かつそのチヤネル長を0.1〜3μとマイクロチ
ヤネル化することを目的としている。
下単にIGFETという)およびその複合化させた
半導体装置およびその作製方法に関するものであ
つて、気相法特にプラズマ気相法を用いることに
よつて積層して形成される非単結晶半導体を用
い、かつそのチヤネル長を0.1〜3μとマイクロチ
ヤネル化することを目的としている。
従来、IGFETにおいては、チヤネルは横方向
に形成され、その基本要素としてソース、ゲイ
ト、ドレインがある。しかしこの場合、ソースと
ドレインが基板の表面に平行に横方向に配置され
ており、そのソース、ドレイン間を流れる横方向
電流をその間に設けられたゲイトにより制御する
ものである。
に形成され、その基本要素としてソース、ゲイ
ト、ドレインがある。しかしこの場合、ソースと
ドレインが基板の表面に平行に横方向に配置され
ており、そのソース、ドレイン間を流れる横方向
電流をその間に設けられたゲイトにより制御する
ものである。
しかし気相法例えばプラズマ気相法(グローま
たはアーク放電を利用して室温〜500℃代表的に
は150〜300℃の低温で非単結晶の半導体を形成せ
しめる気相法を以下単にPCVDという)を用いる
場合、基板側より上方に半導体層を積層させるこ
とをその技術思想としている。このため、従来よ
り知られた横チヤネル型のソース、ドレインが横
方向に配置された構造においては、合わせ精度の
限界によりチヤネル長を20〜40μ以下にすること
は不可能であつた。しかしこの気相法(CVD法)
で作られた半導体は、そのキヤリアである電子ま
たはホールの移動度が単結晶の1/10〜1/10ときわ
めて小さいため、チヤネル長を2μ以下好ましく
は0.1〜1μにすることは周波数特性の向上のため
に必要不可欠であつた。
たはアーク放電を利用して室温〜500℃代表的に
は150〜300℃の低温で非単結晶の半導体を形成せ
しめる気相法を以下単にPCVDという)を用いる
場合、基板側より上方に半導体層を積層させるこ
とをその技術思想としている。このため、従来よ
り知られた横チヤネル型のソース、ドレインが横
方向に配置された構造においては、合わせ精度の
限界によりチヤネル長を20〜40μ以下にすること
は不可能であつた。しかしこの気相法(CVD法)
で作られた半導体は、そのキヤリアである電子ま
たはホールの移動度が単結晶の1/10〜1/10ときわ
めて小さいため、チヤネル長を2μ以下好ましく
は0.1〜1μにすることは周波数特性の向上のため
に必要不可欠であつた。
またCVD法で作られた非単結晶半導体代表的
にはアモルフアス(非晶質)構造(以下ASとい
う)または5〜100Åの大きな量子論的な秩序性
または微結晶性を有するセミアモルフアス(半非
晶質以下SASという)または100〜2000Åの大き
さの結晶のマイクロポリクリスタル(以下MPS
という)を総称する水素または弗素のごときハロ
ゲン元素が0.01〜20原子%添加された非単結晶半
導体(以下NSCSという)にあつては、その形成
温度が200〜300℃であることを考慮しても、その
密度が単結晶ほど大きくない。そのため精密な
PN接合を作ることは50V以上の高耐圧を有する
デイバイスにとつてまつたく不可能であつた。さ
らに基板側からの光照射を利用するフオトセンサ
機能を有する高速応答高出力高増幅デイバイスを
作ることも不可能であつた。
にはアモルフアス(非晶質)構造(以下ASとい
う)または5〜100Åの大きな量子論的な秩序性
または微結晶性を有するセミアモルフアス(半非
晶質以下SASという)または100〜2000Åの大き
さの結晶のマイクロポリクリスタル(以下MPS
という)を総称する水素または弗素のごときハロ
ゲン元素が0.01〜20原子%添加された非単結晶半
導体(以下NSCSという)にあつては、その形成
温度が200〜300℃であることを考慮しても、その
密度が単結晶ほど大きくない。そのため精密な
PN接合を作ることは50V以上の高耐圧を有する
デイバイスにとつてまつたく不可能であつた。さ
らに基板側からの光照射を利用するフオトセンサ
機能を有する高速応答高出力高増幅デイバイスを
作ることも不可能であつた。
本発明はかかるNSCSの種々の特性を考慮し
て、ソース、ドレインは縦方向いわゆる積層方向
に設け、チヤネルは高い電圧にすると横方向に広
がる構造のIGFETを提案するにある。
て、ソース、ドレインは縦方向いわゆる積層方向
に設け、チヤネルは高い電圧にすると横方向に広
がる構造のIGFETを提案するにある。
かかる構造とすることにより、NSCSにおいて
もチヤネル形成領域でのゲイト絶縁膜との界面が
高い電流密度に成らないため、大電流用パワート
ランジスタまたはその集積化構造を設けることが
できる。加えて第1の半導体層をドレインとし、
N型とし、さらにその上面に第2の半導体層をN
型の半導体とI型半導体とを複合層として積層し
て設けることも可能である。また第2の半導体層
をI層−P層−I層と三層構造とすることによ
り、逆方向リークをより少なくし50V以上の高耐
圧を成就することも可能である。
もチヤネル形成領域でのゲイト絶縁膜との界面が
高い電流密度に成らないため、大電流用パワート
ランジスタまたはその集積化構造を設けることが
できる。加えて第1の半導体層をドレインとし、
N型とし、さらにその上面に第2の半導体層をN
型の半導体とI型半導体とを複合層として積層し
て設けることも可能である。また第2の半導体層
をI層−P層−I層と三層構造とすることによ
り、逆方向リークをより少なくし50V以上の高耐
圧を成就することも可能である。
本発明はソース、ドレインは縦方向に設け、チ
ヤネルでの電流は横方向に流すIGFETにおいて、
非単結晶半導体を凸部を形成した後設け、さらに
この表面を大気に触れさせることなく引き続いて
ゲイト絶縁膜を形成することにより、ゲイト絶縁
膜と半導体との界面での界面準位密度を1×1011
cm-2以下とし、加えてVth制御をこの半導体中で
のホウ素の添加量を制御して実施したものであ
る。
ヤネルでの電流は横方向に流すIGFETにおいて、
非単結晶半導体を凸部を形成した後設け、さらに
この表面を大気に触れさせることなく引き続いて
ゲイト絶縁膜を形成することにより、ゲイト絶縁
膜と半導体との界面での界面準位密度を1×1011
cm-2以下とし、加えてVth制御をこの半導体中で
のホウ素の添加量を制御して実施したものであ
る。
以下に図面に従つて本発明の特徴、技術思想を
示す。
示す。
実施例 1
第1図は本発明の積層型のIGFETの製造工程
およびその完成図の縦断面C,Dをともに示す。
およびその完成図の縦断面C,Dをともに示す。
図面において、第1図Aは絶縁性基板例えはア
ルミナ、ガラス、グレイズセラミツクス1上に導
電層2を0.1〜1μの厚さに設けている。光信号を
基盤側より照射検出するには、基板を透光性(ガ
ラス)とし、この導電層に透光性を必要とする時
にはITO(酸化インジユーム、酸化スズ混合体)、
酸化スズまたはその多層膜とした。またいわゆる
パワートランジスタとし、耐熱性を必要とする場
合はクロム、ニツケル、モリブデンなどを電子ビ
ーム蒸着法またはスパツタ法により形成させて、
さらにステンレス、アルミニユームその他耐熱金
属を基板として用いた。
ルミナ、ガラス、グレイズセラミツクス1上に導
電層2を0.1〜1μの厚さに設けている。光信号を
基盤側より照射検出するには、基板を透光性(ガ
ラス)とし、この導電層に透光性を必要とする時
にはITO(酸化インジユーム、酸化スズ混合体)、
酸化スズまたはその多層膜とした。またいわゆる
パワートランジスタとし、耐熱性を必要とする場
合はクロム、ニツケル、モリブデンなどを電子ビ
ーム蒸着法またはスパツタ法により形成させて、
さらにステンレス、アルミニユームその他耐熱金
属を基板として用いた。
この後この上面にN+またはP+型のNSCSを
PCVD法により0.01〜1torrの圧力中の反応炉内
に基板を配置し、室温〜500℃代表的には150〜
350℃に加熱させ、加えてキヤパシタまたはイン
ダクテイブ方式により高周波エネルギを加え、反
応炉内にプラズマ状態のグロー放電の発生せしめ
たものである。かくすると、この反応炉内に導入
された半導体気体、例えば弗化珪素(SiF2、
SiF4)、シラン(SiH4、Si2H6)等の珪化物気体
は分解結合して不対結合手である再結合中心をこ
れら水素または弗素のごときハロゲン元素で中和
したNSCSの半導体層が形成される。この時同時
に、N型ではフオスヒン、P型ではジボランを珪
化物気体に0.01〜2モル%を加えて、被膜をN型
またはP型とする。即ち不純物を熱拡散またはイ
オン注入等を用いず、CVD(PCVD、Photo
CVD、光プラスマCVD)またはプラズマ酸化、
窒化法を用いることが本発明法の特徴である。
PCVD法により0.01〜1torrの圧力中の反応炉内
に基板を配置し、室温〜500℃代表的には150〜
350℃に加熱させ、加えてキヤパシタまたはイン
ダクテイブ方式により高周波エネルギを加え、反
応炉内にプラズマ状態のグロー放電の発生せしめ
たものである。かくすると、この反応炉内に導入
された半導体気体、例えば弗化珪素(SiF2、
SiF4)、シラン(SiH4、Si2H6)等の珪化物気体
は分解結合して不対結合手である再結合中心をこ
れら水素または弗素のごときハロゲン元素で中和
したNSCSの半導体層が形成される。この時同時
に、N型ではフオスヒン、P型ではジボランを珪
化物気体に0.01〜2モル%を加えて、被膜をN型
またはP型とする。即ち不純物を熱拡散またはイ
オン注入等を用いず、CVD(PCVD、Photo
CVD、光プラスマCVD)またはプラズマ酸化、
窒化法を用いることが本発明法の特徴である。
かくしてNまたはPのNSCSを0.01〜1μの厚さ
に第1の非単結晶半導体層3として形成した。
に第1の非単結晶半導体層3として形成した。
さらにこの上面に真性または実質的に真性の導
電型の半導体層4を0.1〜3μの厚さに形成した。
又高耐圧性を得るため、この半導体を珪素ではな
く炭化珪素(SixC1-X 0<x<1 例えばx=
0.8〜0.9)とすると、さらに50〜300Vと耐圧性を
向上できた。さらにこの半導体層の第1の半導体
層に近い部分は、実質的に真性の導電型またはN
層とし、その上面に真性の導電型または実質的に
真性の導電型の導体層を電気伝導度を厚さ方向に
変化させて第1の半導体層3をドレインとする場
合の耐圧を向上せしめる方法を用いてもよい。
電型の半導体層4を0.1〜3μの厚さに形成した。
又高耐圧性を得るため、この半導体を珪素ではな
く炭化珪素(SixC1-X 0<x<1 例えばx=
0.8〜0.9)とすると、さらに50〜300Vと耐圧性を
向上できた。さらにこの半導体層の第1の半導体
層に近い部分は、実質的に真性の導電型またはN
層とし、その上面に真性の導電型または実質的に
真性の導電型の導体層を電気伝導度を厚さ方向に
変化させて第1の半導体層3をドレインとする場
合の耐圧を向上せしめる方法を用いてもよい。
かくしてチヤネル形成領域を有する第2の非単
結晶の半導体層4を3の上に積層して設けた。
結晶の半導体層4を3の上に積層して設けた。
さらにこの上面にPまたはN型の第3の非単結
晶半導体5を第1の半導体3と同様に形成して第
1図Aを得た。
晶半導体5を第1の半導体3と同様に形成して第
1図Aを得た。
この後第3の半導体を選択的に除去し、凸部を
構成せしめて、さらにこの凸部を覆つて真性また
は実質的に真性(P-またはN-)の第4の非単結
晶半導体7およびこの半導体上にゲイト絶縁物8
を積層した。この第4の半導体とその上面のゲイ
ト絶縁物の形成は半導体の表面を大気に触れさせ
ることなくPCVDまたは光CVD法により行つた。
構成せしめて、さらにこの凸部を覆つて真性また
は実質的に真性(P-またはN-)の第4の非単結
晶半導体7およびこの半導体上にゲイト絶縁物8
を積層した。この第4の半導体とその上面のゲイ
ト絶縁物の形成は半導体の表面を大気に触れさせ
ることなくPCVDまたは光CVD法により行つた。
第1図Bはその縦断面図を示す。図面において
コーナ部15は若干第2の半導体内にデープエツ
チして入つている。さらにこのエツチング面は自
然酸化され低級酸化物が形成されるため、この上
面にゲイト絶縁物との界面特性の向上のため、第
4の非単結晶半導体を0.1〜0.5μの厚さに形成し
ている。この半導体へのホウ素の添加を制御する
ことにより、スレツシユホールト電圧の制御が可
能となつた。例えばホウ素を20PPM、シランと
同時に添加すると、Vthは2〜3Vとなつた。
コーナ部15は若干第2の半導体内にデープエツ
チして入つている。さらにこのエツチング面は自
然酸化され低級酸化物が形成されるため、この上
面にゲイト絶縁物との界面特性の向上のため、第
4の非単結晶半導体を0.1〜0.5μの厚さに形成し
ている。この半導体へのホウ素の添加を制御する
ことにより、スレツシユホールト電圧の制御が可
能となつた。例えばホウ素を20PPM、シランと
同時に添加すると、Vthは2〜3Vとなつた。
ゲイト絶縁物はPCVD法または光CVD法によ
りシランまたはジシランとアンモニアまたはヒド
ラジンとの反応による窒化珪素を100〜2000Åの
厚さに形成し、ゲイト絶縁物とした。また弗素の
ごときハロゲン元素が添加されプラズマ酸化法を
用いてこれらの表面を200〜500℃に加熱し、酸素
または窒素、アンモニアを〜3GHzの周波数の電
磁エネルギにて連続してこれらの表面をプラズマ
酸化またはプラズマ窒化してもよい。
りシランまたはジシランとアンモニアまたはヒド
ラジンとの反応による窒化珪素を100〜2000Åの
厚さに形成し、ゲイト絶縁物とした。また弗素の
ごときハロゲン元素が添加されプラズマ酸化法を
用いてこれらの表面を200〜500℃に加熱し、酸素
または窒素、アンモニアを〜3GHzの周波数の電
磁エネルギにて連続してこれらの表面をプラズマ
酸化またはプラズマ窒化してもよい。
かかる固相−気相プラズマ反応を行うには100
〜500℃の温度を必要とするため、かかる場合に
はNSCSの3,4,5は再結合中心中和用に水素
を用いるのではなく、弗素を用いると耐熱性が好
ましかつた。かくして、ゲイト絶縁物8を100〜
2000Å例えば1000Åの厚さに形成した。
〜500℃の温度を必要とするため、かかる場合に
はNSCSの3,4,5は再結合中心中和用に水素
を用いるのではなく、弗素を用いると耐熱性が好
ましかつた。かくして、ゲイト絶縁物8を100〜
2000Å例えば1000Åの厚さに形成した。
このゲイト絶縁物中に半導体のクラスタまたは
薄膜を選択的に含有させ、不揮発性メモリとして
もよい。
薄膜を選択的に含有させ、不揮発性メモリとして
もよい。
第1図Cは第1図Bの縦断面図に対し、第3の
半導体5とのコンタクト用の窓開け18を行つた
後、これらを覆いITOまたはクロム、モリブデ
ン、ニツケルを主成分とする金属の導体を真空蒸
着法またはPCVD法により形成してゲイト電極と
した。ゲイト電極材料はソースまたはドレイン
5,3と同一導電型の半導体であつてもよい。
半導体5とのコンタクト用の窓開け18を行つた
後、これらを覆いITOまたはクロム、モリブデ
ン、ニツケルを主成分とする金属の導体を真空蒸
着法またはPCVD法により形成してゲイト電極と
した。ゲイト電極材料はソースまたはドレイン
5,3と同一導電型の半導体であつてもよい。
かくすることにより、本発明のIGFET20は
ゲイト電極9下にはゲイト絶縁膜8が設けられ、
その下にはチヤネル形成領域にチヤネル10がゲ
イトに電圧を加えることにより設けられる。かく
して電流は例えば第3の半導体5をソース、第1
の半導体3をドレインとすると、矢印11のごと
く一度外方向に拡がり、その後垂直方向に電流が
流れる。このためゲイト絶縁物と半導体との界面
には電流が集中することがなく、結果としてアモ
ルフアスまたはセミアモルフアス構造を有する
NSCSであつても、界面が劣化することなく1つ
の素子で0.1〜20Aもの大電流を流すトランジス
タを作ることができた。
ゲイト電極9下にはゲイト絶縁膜8が設けられ、
その下にはチヤネル形成領域にチヤネル10がゲ
イトに電圧を加えることにより設けられる。かく
して電流は例えば第3の半導体5をソース、第1
の半導体3をドレインとすると、矢印11のごと
く一度外方向に拡がり、その後垂直方向に電流が
流れる。このためゲイト絶縁物と半導体との界面
には電流が集中することがなく、結果としてアモ
ルフアスまたはセミアモルフアス構造を有する
NSCSであつても、界面が劣化することなく1つ
の素子で0.1〜20Aもの大電流を流すトランジス
タを作ることができた。
もちろんゲイト絶縁膜を形成してしまつた後、
この絶縁膜を介して第4の非単結晶半導体に対し
て1.06μの波長のYAGレーザ(パルス光)により
レーザアニールを行い、第4の半導体を単結晶ま
たは多結晶とし、さらに30〜100Aも流し得る単
結晶または多結晶半導体としてもよい。
この絶縁膜を介して第4の非単結晶半導体に対し
て1.06μの波長のYAGレーザ(パルス光)により
レーザアニールを行い、第4の半導体を単結晶ま
たは多結晶とし、さらに30〜100Aも流し得る単
結晶または多結晶半導体としてもよい。
さらに第1図Dは第1図CのA−A′での横方
向より見た縦断面図を示している。IGFET20
はソースコンタクト18、リード13、ゲイト電
極9、ドレイン、リード2が基板1上に設けられ
ている。
向より見た縦断面図を示している。IGFET20
はソースコンタクト18、リード13、ゲイト電
極9、ドレイン、リード2が基板1上に設けられ
ている。
実施例 2
第2図は本発明の他の実施例である。
図面において基板1はステンレス、ニツケル、
モリブデン等金属基板を用いた。さらにこの上面
にオーム接触をさせた第1図と同様のNまたはP
型の非単結晶の第1の半導体層3を同様の方法で
形成させた。
モリブデン等金属基板を用いた。さらにこの上面
にオーム接触をさせた第1図と同様のNまたはP
型の非単結晶の第1の半導体層3を同様の方法で
形成させた。
さらにその上面にチヤネル形成領域の一部を構
成する第2の半導体層4を0.1〜3μの厚さに形成
した。図面では、例えば半導体3がN層、4が
P、I層またはNIの2層構造としている。さら
にこの上面に第1の半導体と同一導電型の第3の
半導体5をCVD法で積層して作製した。この後
この上面にモリブデン、タングステン、珪化タン
グステン、ITO等の導電膜6を0.1〜1μの厚さに
形成し、さらにその上に寄生容量を少なくするた
めの酸化珪素絶縁膜7をPCVD法により0.3〜2μ
の厚さに積層した。
成する第2の半導体層4を0.1〜3μの厚さに形成
した。図面では、例えば半導体3がN層、4が
P、I層またはNIの2層構造としている。さら
にこの上面に第1の半導体と同一導電型の第3の
半導体5をCVD法で積層して作製した。この後
この上面にモリブデン、タングステン、珪化タン
グステン、ITO等の導電膜6を0.1〜1μの厚さに
形成し、さらにその上に寄生容量を少なくするた
めの酸化珪素絶縁膜7をPCVD法により0.3〜2μ
の厚さに積層した。
この後第2図Bに示されるごとく、絶縁物7、
導電層6および第3の半導体5を概略同一形状に
リソグラフイー技術により除去した。さらにチヤ
ネル形成領域の他部を構成する第4の半導体7及
びゲイト絶縁膜8をPCVD法またはPhoto CVD
法により0.1〜1μの厚さに形成させた。
導電層6および第3の半導体5を概略同一形状に
リソグラフイー技術により除去した。さらにチヤ
ネル形成領域の他部を構成する第4の半導体7及
びゲイト絶縁膜8をPCVD法またはPhoto CVD
法により0.1〜1μの厚さに形成させた。
この後、このゲイト絶縁膜を貫いてレーザ光ま
たは強光をこれらを200〜300℃に加熱しつつ照射
し、第4の半導体またはそれと第2の半導体を単
結晶または多結晶化してより大電流が流し得る電
力用トランジスタ用に変成することは有効であつ
た。
たは強光をこれらを200〜300℃に加熱しつつ照射
し、第4の半導体またはそれと第2の半導体を単
結晶または多結晶化してより大電流が流し得る電
力用トランジスタ用に変成することは有効であつ
た。
また第2図Cはこの第2図Bの工程の後、電極
用の穴開け18を行い、ITO、TiSi2、WSi2Mo
のごとき導体またはN+またはP+の多結晶珪素半
導体よりなるゲイト電極9を形成させた。すると
その直下にはゲイト絶縁物8、その下のチヤネル
形成領域は第4の半導体と第2の半導体とに形成
される。電流はソース例えば5より下方向のドレ
イン3に流れ、横方向に拡がりながら、広い領域
を流れる。
用の穴開け18を行い、ITO、TiSi2、WSi2Mo
のごとき導体またはN+またはP+の多結晶珪素半
導体よりなるゲイト電極9を形成させた。すると
その直下にはゲイト絶縁物8、その下のチヤネル
形成領域は第4の半導体と第2の半導体とに形成
される。電流はソース例えば5より下方向のドレ
イン3に流れ、横方向に拡がりながら、広い領域
を流れる。
第2図Dは第2図CのA−A′での横側から見
た縦断面図である。
た縦断面図である。
図面より明らかなごとく、導電性基板1上にオ
ーム接触した第1の非単結晶半導体が設けられ、
また第3の半導体5上にはそのシート抵抗値を小
さくするため導電層6を形成し、電極14が電極
穴18により設けられ、リード13がさらに存在
している。ゲイト電極9とソースリード13が同
一材料で同一工程で作製されているが、異種材料
でそれぞれゲイト電極9と13との間にPIQ等の
層間絶縁物を設けて多層配線をさせてもよい。
ーム接触した第1の非単結晶半導体が設けられ、
また第3の半導体5上にはそのシート抵抗値を小
さくするため導電層6を形成し、電極14が電極
穴18により設けられ、リード13がさらに存在
している。ゲイト電極9とソースリード13が同
一材料で同一工程で作製されているが、異種材料
でそれぞれゲイト電極9と13との間にPIQ等の
層間絶縁物を設けて多層配線をさせてもよい。
ゲイト絶縁膜8等のその他の製造工程は第1図
の実施例に従つた。
の実施例に従つた。
第3図は本発明のIGFETを用いたパワートラ
ンジスタの構造の一例を示す。
ンジスタの構造の一例を示す。
図面において、Bは平面図であり、Aは第3図
BのA−A′での縦断面図である。番号、相対位
置は対応させて示している。
BのA−A′での縦断面図である。番号、相対位
置は対応させて示している。
第3図Aにおいて導電性基板1上のN型の第1
の非単結晶半導体層3をドレインとして設けた。
チヤネル形成領域10が第2および第4の半導体
4,7に、さらにその上面のゲイト絶縁膜8が設
けられている。第3の半導体5、その上の導電層
6が積層して同一形状を有しており、このソース
とチヤネル形成領域とを覆つてゲイト電極9が形
成されている。
の非単結晶半導体層3をドレインとして設けた。
チヤネル形成領域10が第2および第4の半導体
4,7に、さらにその上面のゲイト絶縁膜8が設
けられている。第3の半導体5、その上の導電層
6が積層して同一形状を有しており、このソース
とチヤネル形成領域とを覆つてゲイト電極9が形
成されている。
図面より明らかなごとく、ゲイト電極は外部引
出し電極19と連続し、ソース5は導電層6と連
結、外部引出し電極21と連結している。ソース
5、ドレイン3間には0.1〜10Aの大電流が流れ
るため、第3図Bに示すごとく2本のボンデイン
グ21をさせている。この接続はフエイスダウン
ボンド方式でもよい。
出し電極19と連続し、ソース5は導電層6と連
結、外部引出し電極21と連結している。ソース
5、ドレイン3間には0.1〜10Aの大電流が流れ
るため、第3図Bに示すごとく2本のボンデイン
グ21をさせている。この接続はフエイスダウン
ボンド方式でもよい。
かかる構造にすることにより、非単結晶半導体
の表面の20〜40%はソース領域を構成し、60〜40
%はチヤネル形成領域10を構成し、さらに約20
%は外部引出し電極および周辺とスクライブライ
ン領域を構成させることができるため、例えば5
〜10mm×5〜10mmの面積とチツプにおいて最大
20Aの大電流をも取り出すことができるパワー用
IGFETとすることが可能であつた。
の表面の20〜40%はソース領域を構成し、60〜40
%はチヤネル形成領域10を構成し、さらに約20
%は外部引出し電極および周辺とスクライブライ
ン領域を構成させることができるため、例えば5
〜10mm×5〜10mmの面積とチツプにおいて最大
20Aの大電流をも取り出すことができるパワー用
IGFETとすることが可能であつた。
さらにドレイン耐圧は真性または実質的に真性
の第2の半導体4の厚さと第4の半導体7の導電
率を制御して設けることにより、10〜200Vのド
レイン耐圧を有するIGFETを得ることができた。
の第2の半導体4の厚さと第4の半導体7の導電
率を制御して設けることにより、10〜200Vのド
レイン耐圧を有するIGFETを得ることができた。
以上の説明より明らかなごとく、本発明は従来
より知られた単結晶半導体を用いるのではなく、
非単結晶を導電型の基板または導体層上に積層し
て設けたIGFETであり、またこの半導体中には
再結合中心中和剤として弗素を用いることによ
り、そのプロセス中に水素の場合の300℃(上限)
を500℃上限にまで耐熱性の向上をはかることが
できた。
より知られた単結晶半導体を用いるのではなく、
非単結晶を導電型の基板または導体層上に積層し
て設けたIGFETであり、またこの半導体中には
再結合中心中和剤として弗素を用いることによ
り、そのプロセス中に水素の場合の300℃(上限)
を500℃上限にまで耐熱性の向上をはかることが
できた。
さらに基板側からの光信号検出用として用いる
場合、単結晶半導体のうち第1の半導体を2.0〜
2.5eVを有する炭化珪素とし、また第2の半導体
を珪素または炭化珪素としてそこでの入射光の波
長依存性を制御してSixC1-X(0<X<1)の特
定波に対する光耐圧性を有するフオトセンサとし
てもよい。加えて第2の半導体をSixGe(0<x
<1)とすると、赤外線センサとして用いること
も可能である。
場合、単結晶半導体のうち第1の半導体を2.0〜
2.5eVを有する炭化珪素とし、また第2の半導体
を珪素または炭化珪素としてそこでの入射光の波
長依存性を制御してSixC1-X(0<X<1)の特
定波に対する光耐圧性を有するフオトセンサとし
てもよい。加えて第2の半導体をSixGe(0<x
<1)とすると、赤外線センサとして用いること
も可能である。
特に本発明において、非単結晶に5〜100Åの
微結晶性を有するセミアモルフアス半導体におい
て、NまたはP型の半導体の場合、その導電度を
1〜100(Ωcm)-1、0.1〜10(Ωcm)-1とASに比べて
10〜103倍も高くできるため、シート抵抗を下げ
る上できわめて好ましいものである。また真性お
よび実質的に真性の半導体に対しては、アモルフ
アス化剤である酸素濃度を5×1018cm-3以下に押
さえることにより、珪素半導体において5〜100
Åの微結晶性を有する空間的に秩序性を示す結晶
いわゆるセミアモルフアス半導体を作ることがで
きる。かかる半導体は、その電気伝導度が暗伝導
度10-8〜10-4(Ωcm)-1、AM1(100mW/cm2)にて
1×10-3〜9×10-2(Ωcm)-1を作ることができ、
そのキヤリアの移動度も単結晶珪素の1/2〜1/30
にまで向上させることができ、本発明のIGFET
を用いることはきわめて効果的であつた。
微結晶性を有するセミアモルフアス半導体におい
て、NまたはP型の半導体の場合、その導電度を
1〜100(Ωcm)-1、0.1〜10(Ωcm)-1とASに比べて
10〜103倍も高くできるため、シート抵抗を下げ
る上できわめて好ましいものである。また真性お
よび実質的に真性の半導体に対しては、アモルフ
アス化剤である酸素濃度を5×1018cm-3以下に押
さえることにより、珪素半導体において5〜100
Åの微結晶性を有する空間的に秩序性を示す結晶
いわゆるセミアモルフアス半導体を作ることがで
きる。かかる半導体は、その電気伝導度が暗伝導
度10-8〜10-4(Ωcm)-1、AM1(100mW/cm2)にて
1×10-3〜9×10-2(Ωcm)-1を作ることができ、
そのキヤリアの移動度も単結晶珪素の1/2〜1/30
にまで向上させることができ、本発明のIGFET
を用いることはきわめて効果的であつた。
第1図および第2図は本発明の絶縁ゲイト型電
界効果半導体装置の製造方法を示す縦断面図であ
る。第3図は本発明の半導体装置の複数個のソー
ス、チヤネル形成領域を同一基板に有せしめたパ
ワートランジスタの縦断面図および平面図を示
す。
界効果半導体装置の製造方法を示す縦断面図であ
る。第3図は本発明の半導体装置の複数個のソー
ス、チヤネル形成領域を同一基板に有せしめたパ
ワートランジスタの縦断面図および平面図を示
す。
Claims (1)
- 【特許請求の範囲】 1 基板上または基板上の導電層上に設けられた
一導電型を有する第1の半導体と、該半導体上の
真性または実質的に真性の導電型のチヤネル形成
領域を有する第2の半導体と、該半導体上に突出
して設けられた前記第1の半導体と同一導電型を
有する第3の半導体と、該半導体および前記第2
の半導体を覆つて真性または実質的に真性の第4
の半導体と、該半導体上のゲイト絶縁膜と、該ゲ
イト絶縁膜上のゲイト電極とが設けられたことを
特徴とする絶縁ゲイト型電界効果半導体装置。 2 特許請求の範囲第1項において、第3の非単
結晶半導体上には金属導電層が設けられ、該導電
層を覆つて絶縁物が設けられたことを特徴とする
絶縁ゲイト型電界効果半導体装置。 3 特許請求の範囲第1項において、半導体は水
素また弗素のごときハロゲン元素が添加されたア
モルフアスまたは5〜200Åの大きさの秩序性ま
たは結晶性を有するセミアモルフアス半導体を主
成分とした非単結晶半導体が用いられたことを特
徴とする絶縁ゲイト型電界効果半導体装置。 4 特許請求の範囲第1項において、第4の半導
体は単結晶または多結晶半導体が用いられたこと
を特徴とする絶縁ゲイト型電界効果半導体装置。 5 基板上または基板上の導電層上に気相法によ
り一導電型を有する第1の半導体と、該半導体上
に気相法により真性または実質的に真性の導電型
を有する第2の半導体層を積層して形成する工程
と、該第2の非単結晶半導体上に突出して気相法
により第1の半導体と同一導電型の第3の非単結
晶半導体を積層して形成する工程と、該半導体の
側面および前記第2の半導体上に真性または実質
的に真性の第4の半導体とゲイト絶縁物とを形成
する工程と、該絶縁物上にゲイト電極を形成する
工程とを有することを特徴とする絶縁ゲイト型電
界効果半導体装置作製方法。 6 特許請求の範囲第5項において、第4の半導
体層の上面を大気に触れさせることなくその上面
にゲイト絶縁物を形成することを特徴とした絶縁
ゲイト型電界効果半導体装置作製方法。 7 特許請求の範囲第5項において、ゲイト絶縁
膜を形成した後、レーザ光または強光を照射して
第4の半導体を単結晶または多結晶に変成せしめ
たことを特徴とする絶縁ゲイト型電界効果半導体
装置作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041755A JPS60186066A (ja) | 1984-03-05 | 1984-03-05 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| US06/706,881 US4651182A (en) | 1984-03-05 | 1985-03-01 | Insulated-gate field effect transistor and method of fabricating the same |
| US06/895,947 US4762807A (en) | 1984-03-05 | 1986-08-13 | Method for making a non-single crystal insulated-gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041755A JPS60186066A (ja) | 1984-03-05 | 1984-03-05 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186066A JPS60186066A (ja) | 1985-09-21 |
| JPH0527276B2 true JPH0527276B2 (ja) | 1993-04-20 |
Family
ID=12617231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59041755A Granted JPS60186066A (ja) | 1984-03-05 | 1984-03-05 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4651182A (ja) |
| JP (1) | JPS60186066A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849797A (en) * | 1987-01-23 | 1989-07-18 | Hosiden Electronics Co., Ltd. | Thin film transistor |
| JPH067594B2 (ja) * | 1987-11-20 | 1994-01-26 | 富士通株式会社 | 半導体基板の製造方法 |
| DE58905356D1 (de) * | 1988-05-11 | 1993-09-30 | Siemens Ag | MOS-Halbleiterbauelement für hohe Sperrspannung. |
| TW237562B (ja) | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6964890B1 (en) | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| TW241377B (ja) | 1993-03-12 | 1995-02-21 | Semiconductor Energy Res Co Ltd | |
| JP3402400B2 (ja) | 1994-04-22 | 2003-05-06 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
| US6943764B1 (en) | 1994-04-22 | 2005-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for an active matrix display device |
| JP2003163221A (ja) | 2001-11-28 | 2003-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN101438418B (zh) * | 2006-04-28 | 2011-01-26 | 株式会社半导体能源研究所 | 光电转换元件和光电转换元件制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4470060A (en) * | 1981-01-09 | 1984-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display with vertical non-single crystal semiconductor field effect transistors |
| US4633287A (en) * | 1982-08-09 | 1986-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor photoelectric conversion device |
| US4620208A (en) * | 1983-11-08 | 1986-10-28 | Energy Conversion Devices, Inc. | High performance, small area thin film transistor |
| US4633284A (en) * | 1983-11-08 | 1986-12-30 | Energy Conversion Devices, Inc. | Thin film transistor having an annealed gate oxide and method of making same |
| US4543320A (en) * | 1983-11-08 | 1985-09-24 | Energy Conversion Devices, Inc. | Method of making a high performance, small area thin film transistor |
| US4547789A (en) * | 1983-11-08 | 1985-10-15 | Energy Conversion Devices, Inc. | High current thin film transistor |
| US4568958A (en) * | 1984-01-03 | 1986-02-04 | General Electric Company | Inversion-mode insulated-gate gallium arsenide field-effect transistors |
| US4673957A (en) * | 1984-05-14 | 1987-06-16 | Energy Conversion Devices, Inc. | Integrated circuit compatible thin film field effect transistor and method of making same |
-
1984
- 1984-03-05 JP JP59041755A patent/JPS60186066A/ja active Granted
-
1985
- 1985-03-01 US US06/706,881 patent/US4651182A/en not_active Expired - Fee Related
-
1986
- 1986-08-13 US US06/895,947 patent/US4762807A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60186066A (ja) | 1985-09-21 |
| US4762807A (en) | 1988-08-09 |
| US4651182A (en) | 1987-03-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |