JPH05275492A - フリップチップ半導体装置および回路用の集積ソケット型パッケージ - Google Patents

フリップチップ半導体装置および回路用の集積ソケット型パッケージ

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JPH05275492A
JPH05275492A JP4169374A JP16937492A JPH05275492A JP H05275492 A JPH05275492 A JP H05275492A JP 4169374 A JP4169374 A JP 4169374A JP 16937492 A JP16937492 A JP 16937492A JP H05275492 A JPH05275492 A JP H05275492A
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Abstract

(57)【要約】 【目的】 本発明は、基体とダイの整列が行われ、はん
だや接着剤の流出を阻止する手段も必要としないフリッ
プチップ型の装置を得ることを目的とする。 【構成】 多層回路板11はその内部を通る導電トレース
27および関連した導電トレース27の一部分を露出するの
に十分な深さで回路板の表面から穿孔された孔23を有
し、それらの各孔の中にはんだまたは導電性接着剤のよ
うな導電材料が配置され、半導体チップ13,15,17はそれ
らの孔23に挿入される金属ポスト19をその表面に有し、
それら金属ポスト19が孔23に挿入されるとき孔23内に配
置された導電材料と接触して導電トレース27への電気接
続が形成されることを特徴とする。多層回路板11の孔23
の内側には開口25が設けられて半導体チップ13,15,17の
表面の回路阻止等と接触するのを防止している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、回路板に対するフリッ
プチップ取付けおよび結合のためのパッケージおよび取
付け方法に関する。
【０００２】
【従来の技術】パッケージ密度および装置動作速度（デ
ジタル）または動作周波数（アナログ）を高めるため
に、新しい努力が電子パッケージの分野において行われ
ている。テープ自動結合のような新しいパッケージ技術
は多数の領域においてワイヤボンディングに急速に置換
されつつある。通常のパッケージ方法は２ステップのプ
ロセスである。最初に、半導体チップは導電性エポキシ
接着剤または共融はんだボンドを使用して基体または金
属支持体に結合される（表面を上にして）。第２に、チ
ップと回路の残りのものとの間の電気的連続性が設けら
れる相互接続動作はワイヤボンディングによって完成さ
れる。自動化された組立て工程によってさえこの方法は
時間を消費し、例えばやり損ないまたは有効でないワイ
ヤボンディングのような故障を生じ易い。フリップチッ
プ結合はテープ自動結合の代わりに、およびそれに加え
て利用可能である。
【０００３】
【発明が解決しようとする課題】基体にダイを結合する
いくつかの方法である。１つの通常の方法では基体結合
にダイに対して非導電性または導電性エポキシを使用す
る。この技術においてダイは基体に接着剤で接着され、
エポキシは良好なダイ結合のために硬化される。共融ダ
イ結合を含む第２の方法はほとんどの軍事用において、
および熱導電性が重要である場合において使用される。
基体上の金／錫はんだ体は半導体と接触させられ、約36
0 ℃の温度により共融点に到達し、結合が発生する。こ
れらの技術は装置の出力パッド上に結合される金または
アルミニウムワイヤを必要とする。今日の回路の複雑さ
により多数のワイヤが結合されることが要求される多数
の出力パッドが存在する。空間経済性のために基体上に
２以上の回路を結合することも要求されている。
【０００４】ワイヤボンディングを使用しないようにす
る初期の試みは、細い金の導線が特別金属処理を介して
装置のエッジから突出するビームリード技術により成功
的に実行された。装置は裏返され、特別なウォブリング
工具の１つの動作で基体に全てのビームを結合する。
【０００５】広範囲に使用される別の技術はテーブ自動
結合である。チップ上に出力パッドの構造を持つ特別な
フレームはチップ上に配置される。加熱結合工具は、熱
圧縮結合のために圧力および温度を与えるためにチップ
上に下降される。この同じ方法を行う別の方法はダイへ
のフレーム結合のためにはんだを使用することである。
テープ自動結合パッケージは、フレームを備えたスプー
ルがチャック上に位置されるダイ上を移動される自動化
と非常に良好に適合する。
【０００６】上記のパッケージ技術は多数チップハイブ
リッドまたは回路板パッケージ上のチップと良好に適合
しない。現在の技術の傾向は装置の密度および動作速度
を高めるために１つの基体上に多数のチップを取付ける
方向にある。フリップチップ結合の技術に対して再び関
心が向けれている。
【０００７】半導体装置をパッケージするこれまでの通
常のフリップチップ方法は以前に集積回路で使用され、
技術文献においてその方法が記載されている。フリップ
チップは、マイクロ波およびミリメータ波周波数で動作
するＧａＡｓ装置に対する実行可能なパッケージ方法と
して出現した。フリップチップ結合は高密度パッケー
ジ、速い回路を実現し、ワイヤボンディングを不要にす
る。信頼性の高いプロセスを得るための種々の方法は多
数の会社によって研究されている。一般に、金属バンプ
はチップ、基体またはその両者上で成長させられる。チ
ップは裏返され、基体に対して整列されて結合される。
“バンプを設けた”チツプはバンプの高さだけ基体の表
面から上昇され、電気接続が上層上で発生する。基本的
に４つの異なる方法が研究されている。
【０００８】最も一般的な方法は、ダイの出力パッドお
よび基体上で“成長させられた”はんだ球の使用であ
る。上記のように、ダイは裏返され、基体に対して整列
されて再流動点にはんだを加熱することによって結合さ
れる。基体とのダイ整列ははんだの表面聴力のメカニズ
ムによって行われる。
【０００９】金またはアルミニウムパッドに対する金バ
ンプは熱圧縮結合と共に使用される。熱および圧力はダ
イと基体との間における信頼性の高い接触を得るために
使用される。テーマの変形は、整列および接触後の金に
対する金の超音波結合の使用である。
【００１０】インジウムはまたフリップチップ結合に対
して使用される。インジウムは主に超低温が装置の動作
に対して要求された場合に使用される。主な適用の１つ
は、焦点平面アレイおよび特別な検出器に対するもので
ある。インジウムはバンプを得るためにめっき、蒸着お
よびリフトオフ技術によってダイおよび基体上に付着さ
れる。
【００１１】導電性エポキシはまたフリップチップ結合
に利用可能である。エポキシは基体上でスクリーンされ
ることができ、動作は上記のプロセスに類似している。
【００１２】今日のパッケージプロセスにおける大きい
問題の１つは基体とダイとの間の不整合である。基体に
対するチップの整列は、導電性エポキシが使用された場
合は再流動動作中のはんだにおける表面張力または配置
精度に依存している。さらに、はんだの場合、はんだが
再流動中に回路トレースに沿って流出することを阻止す
るために保持ダムが必要とされる。整列の問題に対する
１つの解決方法は、サンプルが基体に平行であることを
保証するＩＲ（赤外線）自動コリメータと共に装置を検
査し、裏返されたダイおよび基体上の接触子を同時に観
察するために反射されるＩＲ照明の使用の可能性を含
む。しかしながら、通常のフリップチップ方法は、特に
ＧａＡｓ ＭＭＩＣ装置と共に使用された場合に欠点も
含んでいる。チップと基体との間のエアギャップは、バ
ンプ高および接着剤（はんだまたは導電性エポキシ）の
高さの両方に依存しているため、制御することが困難で
ある。 残念ながら、赤外線フリップチップ整列はフリ
ップチップの背部が研磨され、金属化されないことを必
要とする。前方金属化部分における開放領域は基体を観
察することを可能にするために必要とされる。さらに、
裏返されたダイの抵抗はＩＲ光が透過することを可能に
するのに十分な程度に高くなければならない。大部分の
集積回路はこれらの要求を満足せず、このような光学整
列システムは高価で面倒である。
【００１３】フリップチップシステムを節約し、適切な
接続を保証するために信頼性の高い整列を提供する回路
システムが必要とされる。チップと取付け基体のエアギ
ャップの制御はまた特に高周波システムにおいて必要と
される。
【００１４】
【課題を解決するための手段】本発明は多層回路板また
は基体および半導体チップを使用する。金属ポストまた
はバンプは典型的に電気めっきプロセスによってチップ
の各入力／出力パッドにおいて形成される。その後、こ
の“バンプを設けられた”チップは結合基体にフリップ
チップ方法で、すなわちチップの回路側および基体に隣
接したバンプのアレイにより取付けられる。
【００１５】ビアホールを介したアレイは基体の上部層
においてエッチングまたは穿孔され、はんだまたは導電
性エポキシで部分的に充填される。半導体チップ上のバ
ンプのアレイの鏡像関係であるように構成されたビアホ
ールのアレイはＩＣ用のソケットとして機能する。チッ
プと結合するために必要とされる回路トレースは多層基
体中に埋設され、ビアホールにおいて終端し、したがっ
てチップ上の入力／出力パットと基体中の回路トレース
との間に電気的な連続性を形成する。本発明は１基体当
たり１つ以上の装置を許容する。ヒ化ガリウムミリメー
タ波集積回路、シリコンＩＣおよびディスクリートな装
置の混合物を含む多数のチップは全て必要な結合ソケッ
トと共に単一基体上に集積されることができる。これら
の装置間の相互接続は埋設された回路トレースにより達
成される。
【００１６】本発明は通常のフリップチップのこれらの
各欠点を取除く。それは基体に対するチップの自己整列
およびビルトインはんだまたはエポキシ保持メカニズム
を特徴とする。また、チップの直ぐ下の多層回路板の１
つ以上の層における空洞を切断することによってエアギ
ャップ高の正確な制御が実現される。
【００１７】
【実施例】図１を参照すると、多層回路板11は斜視図で
示されている。多層回路板11はその周囲において断面的
に示され、一連の水平線が回路板の層の間の狭い空間を
表す間隙を示す。一連の３つの半導体チップは種々の結
合段階で示され、全体的に参照符号13，15および17によ
り示されている。
【００１８】半導体チップ13は多層回路板11の上方に高
く示されている。半導体チップ13の一側において一連の
金属ポスト19が半導体チップ13のエッジに沿って分布さ
れている。金属ポスト19は金属付着された電極の連続
層、すなわち電気付着によって形成される。その代わり
として、金属ポスト19は半導体チップ13の回路と共に金
属ポストの導電性結合を与えるのに必要な任意の既知の
方法によって取付けられる。半導体チップ13は、トラン
ジスタ、ダイオードおよびそれから構成されるその他の
回路素子を生成することが技術的に知られているドープ
されたシリコンまたはヒ化ガリウムの位置および相互関
係に基づいた半導体チップとして良く知られているよう
に回路を含む。
【００１９】多層回路板11は、半導体チップ13の下部に
おける金属ポスト19のアレイと整合したパターンで一連
の孔23が形成された上面21を有する。一点鎖線フォーマ
ットで示されたように、半導体チップ13は多層回路板11
の上面21中に形成された整合孔23内に金属ポスト19を移
動するように多層回路板11の上面に向かって下げられ
る。
【００２０】このようにして、半導体チップ13、15およ
び17は“ソケット”方式で最初に取付けられる。“ソケ
ット”は孔23の形成によって多層回路板の部分に形成さ
れる。半導体チップ13、15および17が取付けられる前
に、はんだまたは導電性エポキシが各孔23中に付着され
る。その後、チップは共通の二重インラインパッケージ
集積回路が標準方式のソケット中にプラグ結合されるの
と同様に孔23中に挿込まれる。
【００２１】開口25は多層回路板11の上部の２層に形成
されることに留意されたい。開口25は半導体チップ13の
長方形にほぼ整合した長方形であり、孔23に隣接して延
在するエッジを有することに留意されたい。
【００２２】半導体チップ15に関して容易に示されてい
るように、半導体チップ15の本体は、多層回路板11の上
部の２層に形成された開口25上に適合する。多層回路板
11への半導体チップ13、15および17の重複度は半導体チ
ップ13、15および17を支持し、孔23内の任意の導電材料
が分離され保護されてもとの状態であることを保証する
ように孔23の周囲に十分な材料を供給するのに必要な程
度行われる。
【００２３】開口25は半導体チップ13、15および17の取
付け時に隣接したボリュームを提供するようにエアギャ
ップを形成することが理解される。基体が半導体チップ
13、15および17の表面上の繊細な回路と接触することを
阻止するために、開口25は十分な間隙を提供する。半導
体チップ13、15および17と基体との間の接触が生じる位
置において、脆弱でない回路だけが存在する。エアギャ
ップのボリュームは多層回路板11の非常に多数の連続層
中に開口25を延在することによって増加または減少され
ることが理解されるであろう。示された２つの開口25は
２層の深さである。しかしながら、それらは半導体チッ
プ13、15および17の適切な動作を保証するのに必要とさ
れるように、１、３またはそれ以上の層の深さに形成さ
れてもよい。
【００２４】多数の装置、特にＧａＡｓ ＭＭＩＣ装置
に対して、エアギャップ高ＨG の寸法は空洞が形成され
る層の数によって決定される。各層の厚さは正確に制御
されることができるため、全体的なエアギャップ高ＨG
も制御される。
【００２５】図１の場合、開口25の全体形状は半導体チ
ップ13、15および17の全体形状と整合する。しかしなが
ら、開口25は適切なエアギャップボリュームおよび空間
を提供するのに必要な任意の形状であってよいことが理
解されるであろう。適切なボリュームおよび空間は回路
密度および半導体チップ13、15および17上のそれらの回
路の要求に依存していることが予想される。
【００２６】孔23との連絡において、一連のトレースま
たは導電トレース27は多層回路板11の層の間に延在し、
あるレベルにおいてそれらは孔23の１つに接近する。埋
設回路導電トレースは多層回路板11において取付けられ
た半導体チップ13、15および17と回路の残りのものとの
間に相互接続を提供する。以下示されるように、多層回
路板11の境界内で終端する導電トレース27の端部は孔23
と連絡している。典型的な回路システムの場合、導電ト
レース27のいくつかは１つ以上の半導体チップ13、15お
よび17間に延在し、一方導電トレース27の別のものは多
層回路板11の境界部から外れるように延在する。
【００２７】半導体チップ17は、完全に支持され取付け
られた位置にあることに留意されたい。半導体チップ17
は多層回路板11の上面21によって垂直方向に対して支持
される。半導体チップ13および15に対して示されたもの
に類似した半導体チップ17は導電トレース27と導電接触
している一連の金属ポスト19（半導体チップ17に対して
は示されていない）を有する。多層回路板11の孔23中に
延在する半導体チップ17の金属ポスト19は半導体チップ
17の取付け一体化のためにさらに横方向に対する支持を
与える。
【００２８】図２を参照すると、図１の多層回路板11の
拡大された断面図が示されている。半導体チップ13およ
び15はそれらの完全に取付けられた位置で示されてい
る。取付け位置において、各金属ポスト19は孔23中に部
分的に延在することに留意されたい。導電トレース27は
孔23の下部で露出されることに留意されたい。孔23の下
部における導電トレース27の露出はこのような導体の有
効なルーティングを容易にするように多層回路板11内で
異なるレベルで発生することに留意されたい。
【００２９】金属ポスト19と孔23の下部で露出された導
電トレース27のその部分との間の接触を完成するため
に、導電性の充填材料29は金属ポスト19と導電トレース
27との間の接触を保証するのに十分なように孔23中に供
給される。導電性の充填材料29は導電性のエポキシまた
は任意の適切なタイプのはんだのいずれかでよい。
【００３０】図３を参照すると、図２の断面の拡大図が
さらに示されている。十分な導電性の充填材料29は、孔
23のベースで露出された導電トレース27と金属ポスト19
の下部側面および下面との間における十分な接触を保証
するために孔23内に存在していなければならないことに
留意されたい。この目的に対して、孔23は良好な接触が
形成されるために導電性充填材料29で十分に充填されな
ければならないが、しかし導電性の充填材料29が金属ポ
スト19の除去により孔23から押出されるほど過度に充填
されてはならないことは明らかである。導電性の充填材
料29の移動は、半導体チップ13の下面と多層回路板11の
上面21との間に平坦な導体を形成するだけでなく、隣接
した金属ポスト19間を接触させることを可能にする。
【００３１】さらに、図３の実施例は半導体チップ13、
15および17の下部層に隣接して供給された誘電体または
ガラス保護層31を示す。ガラス保護層31は、そうでなけ
れば多層回路板11の上面21と接触する半導体チップ13、
15および17の下部層でまたはそれに隣接してこれらの回
路素子および導電トレース27を保護するように動作す
る。典型的な適用において、トレースの保護は半導体チ
ップ上のガラス保護層によって行われる。エアブリッジ
のような全ての脆弱な回路部分は空洞上に位置されてい
る。さらに、選択としてガラス保護層31は導電性の充填
材料が半導体チップ13、15および17の下面の任意の部分
と接触することを阻止するように金属ポスト19の周囲の
非常に厳密な適合に対して寸法的に許容可能である。
【００３２】本発明は、半導体チップをパッケージする
通常の方法に比較して多数の利点を有している。本発明
は半導体チップ13の取付けおよび相互接続を同時に実現
し、結果的に装置サイクル時間および費用を減じる。こ
れは本質的に信頼性の低いワイヤボンディングが取除か
れるため、結果的に多層回路板11パッケージの信頼性を
通常のパッケージより高くする。良好な特性および反復
性は、関連したインダクタンス変化を伴うワイヤボンデ
ィングが高い整合性および信頼性の電気めっきされた金
属ポストによって置換されるため本発明の別の重要な利
点である。
【００３３】本発明は軍事用および民間用の両生産ライ
ンに対する広い適用性を有する。レーダ送信／受信モジ
ュールは本発明への主な適用を表す。送信／受信モジュ
ールが提供可能で高い信頼性であるためにワイヤボンデ
ィング相互接続は取除かれなければならないことが定め
られている。一般的に、半導体装置が使用される任意の
状況において、改良された信頼性、削減された費用、減
少されたサイクル時間および改良された特性が本発明の
使用により可能である。これらの特徴は軍事および民間
の両適用に対して有効である。
【００３４】本発明の別の利点ははんだまたはエポキシ
の保護を行うことである。典型的なフリップチップ適用
において、はんだまたはエポキシが回路トレースに沿っ
て流出するか、或は入力／出力パッドから流出すること
を阻止するあるタイプの保持メカニズムを設けなければ
ならない。このメカニズムは通常回路トレースを横切っ
て付着された誘電材料の層または各入力／出力パッドを
包囲する誘電材料の環状リングの形態を取る。本発明に
おいて、はんだまたはエポキシが基体の孔23中に付着さ
れるため、保持手段はビルトインされる。
【００３５】最後に、本発明には特別な整列方法は不要
である。半導体チップ13、15および17が一度多層回路板
11中にプラグ挿入されると、それは捕捉され、この整列
を維持する必要なしに任意の後続的はんだ再流動または
エポキシ硬化動作が実行されることができる。事実、装
置中の全てのチップはそれらの各ソケット中にプラグ挿
入され、全ての装置に対して同時にはんだを再流動する
か、或はエポキシを硬化するために加熱されることがで
きる。
【００３６】本発明の上記の記載および説明は単なる一
例に過ぎず、示された構造の詳細にあるように寸法、構
造の材料および半導体チップの取付け方法の種々の変化
は本発明の技術的範囲を逸脱することなく行なわれても
よい。
【図面の簡単な説明】
【図１】導体のレイアウトを含む本発明の半導体チップ
の結合および支持を示す多層回路板の斜視図。
【図２】図１の回路板の多層構造を示す断面図。
【図３】図２の断面の拡大図。
【手続補正書】
【提出日】平成４年９月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｑ 6921−4Ｅ // Ｈ０５Ｋ 1/18 Ｌ 9154−4Ｅ 8617−4Ｍ Ｈ０１Ｌ 23/12 Ｑ (72)発明者 クレイグ・ケー・ショーダ アメリカ合衆国、カリフォルニア州 90504、トアランス、ウィルキー・アベニ ュー 16201

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 その内部を通って延在する導電トレース
    および関連した導電トレースの一部分を露出するのに十
    分な深さでその内部に回路板の表面から延在する一連の
    孔を有する回路板と、 前記一連の孔のそれぞれにおける導電材料と、 前記孔中に延在する一連の金属ポストを有し、それら金
    属ポストが前記導電材料と接触し、それによってトレー
    スへの電気接続を形成する半導体チップとを具備してい
    ることを特徴とする回路。
  2. 【請求項２】 前記導電材料ははんだである請求項１記
    載の回路。
  3. 【請求項３】 前記導電材料は導電性エポキシである請
    求項１記載の回路。
  4. 【請求項４】 前記金属ポストは電気付着されている請
    求項１記載の回路。
  5. 【請求項５】 前記回路板は前記半導体チップに隣接し
    て空洞を具備している請求項１記載の回路。
  6. 【請求項６】 誘電性保護層は前記半導体チップと前記
    回路板との間に延在する請求項５記載の回路。
  7. 【請求項７】 前記誘電性保護層はガラスから形成され
    ている請求項６記載の回路。
  8. 【請求項８】 前記回路板上に複数の前記半導体チップ
    を含んでいる請求項１記載の回路。
  9. 【請求項９】 前記基体は多層回路板である請求項１記
    載の回路。
  10. 【請求項１０】 空洞は孔の間においてチップの大部分
    の領域の下方に延在し、それによって回路板からチップ
    の主要部分を分離するためのエアギャップが形成されて
    いる請求項５記載の回路。
  11. 【請求項１１】 その内部を通って延在する導電トレー
    スを有する基体を形成し、 前記チップの入出力パッド上に金属ポストを形成し、 導電トレースにアクセスするように基体に前記チップの
    金属ポストと整合したパターンで一連の孔を形成し、 前記トレースと電気接触する導電材料を基体の孔中に配
    置し、 前記基体の前記孔内に前記チップの前記金属ポストを整
    列することによって前記基体上に前記チップを取付ける
    ステップを含むことを特徴とする基体上に入出力パッド
    を有するチップを取付ける方法。
  12. 【請求項１２】 金属ポストは電気めっきによって形成
    される請求項11記載の方法。
  13. 【請求項１３】 基体は多層回路板である請求項11記載
    の方法。
  14. 【請求項１４】 回路板は多層化されており、前記導電
    トレースは前記回路板の前記層の間に延在している請求
    項13記載の方法。
  15. 【請求項１５】 前記導電材料は導電性エポキシである
    請求項11記載の方法。
  16. 【請求項１６】 前記導電材料ははんだである請求項11
    記載の方法。
  17. 【請求項１７】 チップのポストと導電トレースとの間
    にはんだ接続を形成するように基体を加熱するステップ
    を含んでいる請求項16記載の方法。
  18. 【請求項１８】 基体の外側に開いている前記基体中の
    空洞を形成するステップを含み、前記チップは前記空洞
    を覆って前記基体上に取付けられている請求項11記載の
    方法。
  19. 【請求項１９】 さらに前記取付けの前に前記半導体チ
    ップに隣接して誘電性保護層を配置するステップを有す
    る請求項11記載の方法。
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