JPH05276442A - 残像積分固体撮像デバイス - Google Patents
残像積分固体撮像デバイスInfo
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- JPH05276442A JPH05276442A JP4074287A JP7428792A JPH05276442A JP H05276442 A JPH05276442 A JP H05276442A JP 4074287 A JP4074287 A JP 4074287A JP 7428792 A JP7428792 A JP 7428792A JP H05276442 A JPH05276442 A JP H05276442A
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- 206010047571 Visual impairment Diseases 0.000 title claims description 23
- 230000010354 integration Effects 0.000 title claims description 21
- 238000005070 sampling Methods 0.000 claims abstract description 22
- 238000003384 imaging method Methods 0.000 claims description 28
- 230000005669 field effect Effects 0.000 claims description 22
- 230000003321 amplification Effects 0.000 claims description 21
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 21
- 238000009825 accumulation Methods 0.000 claims description 17
- 230000014509 gene expression Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000035945 sensitivity Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- QCWQUWUCARNNRI-UHFFFAOYSA-N 3-ethyl-5,5,8,8-tetramethyl-6,7-dihydronaphthalene-2-carbaldehyde Chemical compound CC1(C)CCC(C)(C)C2=C1C=C(C=O)C(CC)=C2 QCWQUWUCARNNRI-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 画素構造が簡素な残像積分固体撮像デバイス
を提供する。 【構成】 選択線にカソードが接続する受光用のフォト
ダイオードと、ゲートが該フォトダイオードのアノード
に、ドレインが該選択線に、ソースが出力線に夫々接続
する増幅用の電界効果トランジスタとから成る画素と、
リセット期間では該電界効果トランジスタをオフに設定
すると同時にフォトダイオードを順バイアスに設定する
電圧、蓄積期間では該電界効果トランジスタをオフに設
定すると同時にフォトダイオードを逆バイアスに設定す
る電圧、サンプリング期間では該電界効果トランジスタ
をオンに設定すると同時にフォトダイオードを逆バイア
スに設定する電圧となる選択信号を上記選択線に供給す
る手段を具備した。
を提供する。 【構成】 選択線にカソードが接続する受光用のフォト
ダイオードと、ゲートが該フォトダイオードのアノード
に、ドレインが該選択線に、ソースが出力線に夫々接続
する増幅用の電界効果トランジスタとから成る画素と、
リセット期間では該電界効果トランジスタをオフに設定
すると同時にフォトダイオードを順バイアスに設定する
電圧、蓄積期間では該電界効果トランジスタをオフに設
定すると同時にフォトダイオードを逆バイアスに設定す
る電圧、サンプリング期間では該電界効果トランジスタ
をオンに設定すると同時にフォトダイオードを逆バイア
スに設定する電圧となる選択信号を上記選択線に供給す
る手段を具備した。
Description
【０００１】
【産業上の利用分野】本発明は、１画素当たりの構造を
簡素化することにより集積率の向上並びに開口率の向上
を図った残像積分固体撮像デバイスに関する。
簡素化することにより集積率の向上並びに開口率の向上
を図った残像積分固体撮像デバイスに関する。
【０００２】
【従来の技術】従来、光電変換機能を有する固体撮像デ
バイスとして、ＭＯＳ型固体撮像デバイスが知られてい
る。この固体撮像デバイスは、互いに非接触で交差する
ように配列された複数本の選択線及び複数本の出力線
と、これらの交差部分毎に形成されたフォトダイオード
とスイッチング用のＭＯＳトランジスタとを具備し、更
に、各ＭＯＳトランジスタのゲート接点が選択線に接続
され、ドレイン接点が出力線に接続され、ソース接点が
フォトダイオードに接続されることによって、一対ずつ
のフォトダイオードとＭＯＳトランジスタが各画素を構
成している。そして、ある選択線に選択制御信号が供給
されると、その選択線に接続しているＭＯＳトランジス
タがオンとなることで、フォトダイオードの光電荷信号
を出力線へ転送し、走査読出用の外部回路等が点順次走
査などのタイミングに同期して出力線の信号を読み出
す。
バイスとして、ＭＯＳ型固体撮像デバイスが知られてい
る。この固体撮像デバイスは、互いに非接触で交差する
ように配列された複数本の選択線及び複数本の出力線
と、これらの交差部分毎に形成されたフォトダイオード
とスイッチング用のＭＯＳトランジスタとを具備し、更
に、各ＭＯＳトランジスタのゲート接点が選択線に接続
され、ドレイン接点が出力線に接続され、ソース接点が
フォトダイオードに接続されることによって、一対ずつ
のフォトダイオードとＭＯＳトランジスタが各画素を構
成している。そして、ある選択線に選択制御信号が供給
されると、その選択線に接続しているＭＯＳトランジス
タがオンとなることで、フォトダイオードの光電荷信号
を出力線へ転送し、走査読出用の外部回路等が点順次走
査などのタイミングに同期して出力線の信号を読み出
す。
【０００３】しかし、このような固体撮像デバイスは受
光感度が低いので、この感度向上のために、各画素内に
増幅用の電界効果トランジスタ（ＦＥＴ）を備えた内部
増幅型固体撮像デバイスが開発された。図１１は、２次
元イメージセンサに適用された内部増幅型固体撮像デバ
イスの概略構成、図１２は、各画素のセル構造を示す。
光感度が低いので、この感度向上のために、各画素内に
増幅用の電界効果トランジスタ（ＦＥＴ）を備えた内部
増幅型固体撮像デバイスが開発された。図１１は、２次
元イメージセンサに適用された内部増幅型固体撮像デバ
イスの概略構成、図１２は、各画素のセル構造を示す。
【０００４】図１２において、ｉ行ｊ列に位置する画素
Ａ（ｉ，ｊ）を代表して述べると、増幅用のＦＥＴ Ｔ
Oij のゲート接点が受光用のフォトダイオードＰＤijに
接続すると共に、ＦＥＴ ＴRiを介して所定の電圧源Ｖ
B に接続し、更にＦＥＴ ＴOij のソース接点が所定の
電圧源ＶDDに接続すると共に、ドレイ接点が選択用のＦ
ＥＴ Ｔyij を介して出力線に接続している。又、ＦＥ
Ｔ Ｔyij のゲート接点には垂直走査回路から延設され
た選択線を介して選択信号φyiが供給され、ＦＥＴ Ｔ
Riのゲート接点には垂直走査回路から延設されたリセッ
ト線を介してリセット信号φRiが供給される。出力線は
水平走査回路から供給される読出走査信号φyiによって
オンとなるスイッチング用のＦＥＴ ＴXjを介して出力
端子Ｑに接続している。そして、図１３に示すように、
垂直走査回路が所定の水平走査期間（１Ｈ）毎に選択信
号φy1〜φyNを出力すると共に、各水平走査期間（１
Ｈ）の間に水平走査回路が点順次走査の周期で順次に読
出走査信号φX1〜φXMを出力することによって、各画素
内のフォトダイオードに発生した光電荷信号をドレイン
電流Ｉdjとして読み出す。尚、図示しないが、各画素内
のリセット信号（図中、φRiを代表して示す）は、水平
走査が完了した直後に、水平走査された画素群に対して
供給されることによって、次のフレーム周期の撮像を可
能にする。このように、フォトダイオードに発生する光
電荷信号を増幅用のＦＥＴで増幅して出力する構成にし
たことにより、数１００倍の感度向上が実現された。
Ａ（ｉ，ｊ）を代表して述べると、増幅用のＦＥＴ Ｔ
Oij のゲート接点が受光用のフォトダイオードＰＤijに
接続すると共に、ＦＥＴ ＴRiを介して所定の電圧源Ｖ
B に接続し、更にＦＥＴ ＴOij のソース接点が所定の
電圧源ＶDDに接続すると共に、ドレイ接点が選択用のＦ
ＥＴ Ｔyij を介して出力線に接続している。又、ＦＥ
Ｔ Ｔyij のゲート接点には垂直走査回路から延設され
た選択線を介して選択信号φyiが供給され、ＦＥＴ Ｔ
Riのゲート接点には垂直走査回路から延設されたリセッ
ト線を介してリセット信号φRiが供給される。出力線は
水平走査回路から供給される読出走査信号φyiによって
オンとなるスイッチング用のＦＥＴ ＴXjを介して出力
端子Ｑに接続している。そして、図１３に示すように、
垂直走査回路が所定の水平走査期間（１Ｈ）毎に選択信
号φy1〜φyNを出力すると共に、各水平走査期間（１
Ｈ）の間に水平走査回路が点順次走査の周期で順次に読
出走査信号φX1〜φXMを出力することによって、各画素
内のフォトダイオードに発生した光電荷信号をドレイン
電流Ｉdjとして読み出す。尚、図示しないが、各画素内
のリセット信号（図中、φRiを代表して示す）は、水平
走査が完了した直後に、水平走査された画素群に対して
供給されることによって、次のフレーム周期の撮像を可
能にする。このように、フォトダイオードに発生する光
電荷信号を増幅用のＦＥＴで増幅して出力する構成にし
たことにより、数１００倍の感度向上が実現された。
【０００５】又、テレビジョン学会誌 Vol.45,No.9(19
91),p.1042〜p.1048「撮像素子と周辺回路」に示される
ように、増幅用のＦＥＴを備えると共に、画素構造に種
々の改良を加えた内部増幅型固体撮像デバイスも提案さ
れている。
91),p.1042〜p.1048「撮像素子と周辺回路」に示される
ように、増幅用のＦＥＴを備えると共に、画素構造に種
々の改良を加えた内部増幅型固体撮像デバイスも提案さ
れている。
【０００６】ところが、このような内部増幅型固体撮像
デバイスによれば感度の向上が図れるが、ダイナミック
・レンジの向上が十分得られないという技術的問題が残
されており、この問題点を解決するために、更に残像積
分固体撮像デバイスも開発されている。かかる残像積分
固体撮像デバイスは、例えば、テレビジョン学会技術報
告1990年11月21日（水）発表 p.1〜p.6 「残像積分受光
素子の動作解析；黄忠守，安藤隆男」に開示されてお
り、各画素セルは図１４に示す基本構造を有している。
デバイスによれば感度の向上が図れるが、ダイナミック
・レンジの向上が十分得られないという技術的問題が残
されており、この問題点を解決するために、更に残像積
分固体撮像デバイスも開発されている。かかる残像積分
固体撮像デバイスは、例えば、テレビジョン学会技術報
告1990年11月21日（水）発表 p.1〜p.6 「残像積分受光
素子の動作解析；黄忠守，安藤隆男」に開示されてお
り、各画素セルは図１４に示す基本構造を有している。
【０００７】即ち、増幅用のＦＥＴ Ｔa のゲート接点
にフォトダイオードＰＤのカソードが接続すると共に、
カップリングコンデンサＣr を介して選択線にも接続
し、選択線を介して駆動パルスφy が供給されるように
なっている。又、フォトダイオードＰＤのアノードには
所定電圧Ｖp が印加され、ＦＥＴ Ｔa のソースには所
定電圧ＶD が印加され、ＦＥＴ Ｔa のドレイン接点が
出力線に接続している。尚、サンプリング期間τS の期
間内に、読出用ＦＥＴ Ｔb が外部の水平走査回路から
供給される読出走査信号φx に同期してオンとなること
により、出力線の信号をドレイン電流Ｉd として読み出
す。そして、この構造の画素セルは図１１に示すのと同
様にマトリクス状に配列されて、２次元イメージセンサ
に適用されるようになっている。
にフォトダイオードＰＤのカソードが接続すると共に、
カップリングコンデンサＣr を介して選択線にも接続
し、選択線を介して駆動パルスφy が供給されるように
なっている。又、フォトダイオードＰＤのアノードには
所定電圧Ｖp が印加され、ＦＥＴ Ｔa のソースには所
定電圧ＶD が印加され、ＦＥＴ Ｔa のドレイン接点が
出力線に接続している。尚、サンプリング期間τS の期
間内に、読出用ＦＥＴ Ｔb が外部の水平走査回路から
供給される読出走査信号φx に同期してオンとなること
により、出力線の信号をドレイン電流Ｉd として読み出
す。そして、この構造の画素セルは図１１に示すのと同
様にマトリクス状に配列されて、２次元イメージセンサ
に適用されるようになっている。
【０００８】ここで、残像積分固体撮像デバイスの構造
上の特徴としては、図１２に示すような選択用のＦＥＴ
Ｔyij を省略して、増幅用のＦＥＴ Ｔa のドレイン
が直接出力線に接続されており、図１５に示すようなパ
ルス波形の駆動パルスφy を水平走査期間（１Ｈ）に同
期して順次に各選択線に供給することによって所望の走
査読出しを実現すると同時に、ダイナミックレンジの向
上を図るようにしている。
上の特徴としては、図１２に示すような選択用のＦＥＴ
Ｔyij を省略して、増幅用のＦＥＴ Ｔa のドレイン
が直接出力線に接続されており、図１５に示すようなパ
ルス波形の駆動パルスφy を水平走査期間（１Ｈ）に同
期して順次に各選択線に供給することによって所望の走
査読出しを実現すると同時に、ダイナミックレンジの向
上を図るようにしている。
【０００９】即ち、増幅用のＦＥＴ Ｔa がＮチャンネ
ルＭＯＳＦＥＴの場合には、図１５に示す駆動パルスφ
y は、フレーム走査周期（１Ｆ）中のサンプリング期間
τSにおいて電圧ＶS となるサンプリングパルスと、リ
セット期間τR において電圧ＶR となるリセットパルス
を有し、残りの蓄積期間τI で電圧ＶI となる波形とな
っており、ＶS ＞ＶI ＞ＶR の関係に設定されている。
又、サンプリング期間τS ではＦＥＴ Ｔa のゲート電
位ＶgsがＦＥＴ Ｔa のしきい値電圧ＶT より高くな
り、リセット期間τR ではＦＥＴ Ｔa のゲート電位Ｖ
gsがフォトダイオードＰＤのカソード電位Ｖp より低電
位となり、蓄積期間τI では常に電位ＶTとＶp の間の
電位となるように、各電圧ＶS ，ＶR ，Ｖp ，ＶD 及び
カップリングコンデンサＣr の容量が決められている。
そして、この駆動パルスφy はカップリングコンデンサ
Ｃr を介してフォトダイオードＰＤ及びＦＥＴ Ｔa に
供給される。
ルＭＯＳＦＥＴの場合には、図１５に示す駆動パルスφ
y は、フレーム走査周期（１Ｆ）中のサンプリング期間
τSにおいて電圧ＶS となるサンプリングパルスと、リ
セット期間τR において電圧ＶR となるリセットパルス
を有し、残りの蓄積期間τI で電圧ＶI となる波形とな
っており、ＶS ＞ＶI ＞ＶR の関係に設定されている。
又、サンプリング期間τS ではＦＥＴ Ｔa のゲート電
位ＶgsがＦＥＴ Ｔa のしきい値電圧ＶT より高くな
り、リセット期間τR ではＦＥＴ Ｔa のゲート電位Ｖ
gsがフォトダイオードＰＤのカソード電位Ｖp より低電
位となり、蓄積期間τI では常に電位ＶTとＶp の間の
電位となるように、各電圧ＶS ，ＶR ，Ｖp ，ＶD 及び
カップリングコンデンサＣr の容量が決められている。
そして、この駆動パルスφy はカップリングコンデンサ
Ｃr を介してフォトダイオードＰＤ及びＦＥＴ Ｔa に
供給される。
【００１０】この駆動パルスφy によると、フォトダイ
オードＰＤは、電圧ＶR のリセットパルスが供給される
期間τR では順バイアスされてスイッチとして動作し、
蓄積期間τI において受光することにより光電荷を蓄積
し、電圧ＶS のサンプリングパルスが供給される期間τ
S では逆バイアスされて蓄積フォトダイオードとして動
作する。この結果、リセット期間τR ではＦＥＴ Ｔa
のゲート接点に掛かる不要電荷が掃き出され、サンプリ
ング期間τS では、蓄積期間τI において蓄積された光
電荷に相当する電圧によってＦＥＴ Ｔa が変調される
と同時に、読出走査信号φx に同期して読出用ＦＥＴ
Ｔb がオンとなることによって、光電荷がドレイン電流
Ｉd として読み出される。そして、サンプリング期間τ
S の電圧ＶS とリセット期間τR の電圧ＶR の比を変化
させたり、蓄積時間τI を変化させたり、増幅用ＦＥＴ
のゲイン調整を各画素毎に独立して行うことができるの
で、様々な被写体に対して最適の撮像条件、例えば最適
のダイナミックレンジを設定することができる等の優れ
た機能を有している。
オードＰＤは、電圧ＶR のリセットパルスが供給される
期間τR では順バイアスされてスイッチとして動作し、
蓄積期間τI において受光することにより光電荷を蓄積
し、電圧ＶS のサンプリングパルスが供給される期間τ
S では逆バイアスされて蓄積フォトダイオードとして動
作する。この結果、リセット期間τR ではＦＥＴ Ｔa
のゲート接点に掛かる不要電荷が掃き出され、サンプリ
ング期間τS では、蓄積期間τI において蓄積された光
電荷に相当する電圧によってＦＥＴ Ｔa が変調される
と同時に、読出走査信号φx に同期して読出用ＦＥＴ
Ｔb がオンとなることによって、光電荷がドレイン電流
Ｉd として読み出される。そして、サンプリング期間τ
S の電圧ＶS とリセット期間τR の電圧ＶR の比を変化
させたり、蓄積時間τI を変化させたり、増幅用ＦＥＴ
のゲイン調整を各画素毎に独立して行うことができるの
で、様々な被写体に対して最適の撮像条件、例えば最適
のダイナミックレンジを設定することができる等の優れ
た機能を有している。
【００１１】
【発明が解決しようとする課題】ところが、図１４に示
す画素セルでは、上記の機能を得るために、少なくとも
４本の信号線、即ち、選択線と出力線と、フォトダイオ
ードに所定の電圧Ｖp を印加するための線、及び増幅用
ＦＥＴのドレインに所定の電圧ＶD を印加するための線
が必要であることから、半導体集積回路装置として実現
する場合に、チップ全体に対する配線の面積占有率が高
くなる。その結果、フォトダイオードを形成するために
面積が小さくなることから開口率の低下を招いて、フォ
トダイオード受光感度の向上を図ることが困難となる問
題や、製造工程の増加に伴う歩留りの低下や、配線数が
多いことによるクロストークの発生等や、スパイクノイ
ズの飛込みが多くなる等の問題があった。
す画素セルでは、上記の機能を得るために、少なくとも
４本の信号線、即ち、選択線と出力線と、フォトダイオ
ードに所定の電圧Ｖp を印加するための線、及び増幅用
ＦＥＴのドレインに所定の電圧ＶD を印加するための線
が必要であることから、半導体集積回路装置として実現
する場合に、チップ全体に対する配線の面積占有率が高
くなる。その結果、フォトダイオードを形成するために
面積が小さくなることから開口率の低下を招いて、フォ
トダイオード受光感度の向上を図ることが困難となる問
題や、製造工程の増加に伴う歩留りの低下や、配線数が
多いことによるクロストークの発生等や、スパイクノイ
ズの飛込みが多くなる等の問題があった。
【００１２】本発明はこのような課題に鑑みて成された
ものであり、配線数の少ない簡素な画素構造を有する残
像積分固体撮像デバイスを提供することを目的とする。
ものであり、配線数の少ない簡素な画素構造を有する残
像積分固体撮像デバイスを提供することを目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、選択線にカソードが接続する受光用
のフォトダイオードと、ゲートが該フォトダイオードの
アノードに、ドレインが該選択線に、ソースが出力線に
夫々接続する増幅用の電界効果トランジスタとから成る
画素を有し、リセット期間（τR ）では該電界効果トラ
ンジスタをオフに設定すると同時にフォトダイオードを
順バイアスに設定する電圧（ＶR ）、蓄積期間（τI ）
では該電界効果トランジスタをオフに設定すると同時に
フォトダイオードを逆バイアスに設定する電圧
（ＶI ）、サンプリング期間（τS ）では該電界効果ト
ランジスタをオンに設定すると同時にフォトダイオード
を逆バイアスに設定する電圧（ＶS ）となる選択信号を
上記選択線に供給することとした。
るために本発明は、選択線にカソードが接続する受光用
のフォトダイオードと、ゲートが該フォトダイオードの
アノードに、ドレインが該選択線に、ソースが出力線に
夫々接続する増幅用の電界効果トランジスタとから成る
画素を有し、リセット期間（τR ）では該電界効果トラ
ンジスタをオフに設定すると同時にフォトダイオードを
順バイアスに設定する電圧（ＶR ）、蓄積期間（τI ）
では該電界効果トランジスタをオフに設定すると同時に
フォトダイオードを逆バイアスに設定する電圧
（ＶI ）、サンプリング期間（τS ）では該電界効果ト
ランジスタをオンに設定すると同時にフォトダイオード
を逆バイアスに設定する電圧（ＶS ）となる選択信号を
上記選択線に供給することとした。
【００１４】
【作用】かかる構成によれば、リセット期間（τR ）で
は該電界効果トランジスタがオフとなることにより出力
線と画素が遮断状態となると同時に、順バイアスとなる
フォトダイオードを介して不要電荷が選択線側へ掃き出
され、蓄積期間（τI ）では該電界効果トランジスタが
オフとなると同時にフォトダイオードが逆バイアスとな
って光電荷の蓄積が行われ、サンプリング期間（τS ）
では電界効果トランジスタがオンとなると同時にフォト
ダイオードが逆バイアスとなるので、蓄積された光電荷
に対応し且つ電界効果トランジスタで増幅された信号が
出力線に読み出される。したがって、簡素な構造の画素
によって撮像及び読出し動作が実現される。
は該電界効果トランジスタがオフとなることにより出力
線と画素が遮断状態となると同時に、順バイアスとなる
フォトダイオードを介して不要電荷が選択線側へ掃き出
され、蓄積期間（τI ）では該電界効果トランジスタが
オフとなると同時にフォトダイオードが逆バイアスとな
って光電荷の蓄積が行われ、サンプリング期間（τS ）
では電界効果トランジスタがオンとなると同時にフォト
ダイオードが逆バイアスとなるので、蓄積された光電荷
に対応し且つ電界効果トランジスタで増幅された信号が
出力線に読み出される。したがって、簡素な構造の画素
によって撮像及び読出し動作が実現される。
【００１５】
【実施例】以下、本発明による残像積分固体撮像デバイ
スの一実施例を図面と共に説明する。図１は各画素セル
の等価回路、図２はこの画素セルをマトリクス状に配列
することによって構成される残像積分固体撮像デバイス
の全体構成図、図３は画素セルの構造をレイアウトルー
ルの手法に基いて受光面側から示す平面図、図３は図２
のＡ−Ａ線縦断面図である。
スの一実施例を図面と共に説明する。図１は各画素セル
の等価回路、図２はこの画素セルをマトリクス状に配列
することによって構成される残像積分固体撮像デバイス
の全体構成図、図３は画素セルの構造をレイアウトルー
ルの手法に基いて受光面側から示す平面図、図３は図２
のＡ−Ａ線縦断面図である。
【００１６】図１に基いて、１つの画素セルＡ（ｉ，
ｊ）の構成を代表して述べると、被写体からの光を受光
するフォトダイオードＰＤのカソードが選択線Ｙj とＮ
チャンネルＦＥＴ Ｔa のドレインに接続し、フォトダ
イオードＰＤのアノードがＦＥＴ Ｔa のゲートに接続
し、更に、ＦＥＴ Ｔa のソースが出力線Ｘi に接続し
た構造となっている。
ｊ）の構成を代表して述べると、被写体からの光を受光
するフォトダイオードＰＤのカソードが選択線Ｙj とＮ
チャンネルＦＥＴ Ｔa のドレインに接続し、フォトダ
イオードＰＤのアノードがＦＥＴ Ｔa のゲートに接続
し、更に、ＦＥＴ Ｔa のソースが出力線Ｘi に接続し
た構造となっている。
【００１７】更に、図３及び図４に基いて構造を述べる
と、Ｐ型シリコン基板１の表面部分にＦＥＴ Ｔa のド
レインとなるｎ+ 拡散層３a と、ソースとなるｎ+ 拡散
層３b が形成されると共に、それらのｎ+ 拡散層３a と
３b の間に約２μｍの深さのｐ+ イオンドーピング層４
が形成されている。そして、Ｐ型シリコン基板１の表面
が、ｎ+ 拡散層３a と３b のコンタクト部分を残して、
約４０００オングストロームの厚さのフィールド酸化膜
２で被覆されている。但し、ｐ+ イオンドーピング層４
の上面は４０００オングストロームより薄いゲート酸化
膜層となっている。
と、Ｐ型シリコン基板１の表面部分にＦＥＴ Ｔa のド
レインとなるｎ+ 拡散層３a と、ソースとなるｎ+ 拡散
層３b が形成されると共に、それらのｎ+ 拡散層３a と
３b の間に約２μｍの深さのｐ+ イオンドーピング層４
が形成されている。そして、Ｐ型シリコン基板１の表面
が、ｎ+ 拡散層３a と３b のコンタクト部分を残して、
約４０００オングストロームの厚さのフィールド酸化膜
２で被覆されている。但し、ｐ+ イオンドーピング層４
の上面は４０００オングストロームより薄いゲート酸化
膜層となっている。
【００１８】更に、フィールド酸化膜２及びゲート酸化
膜層の上面には、ＦＥＴ Ｔa のゲート電極とドレイン
電極及びソース電極、及び該ソース電極に接続する出力
線を形成するための約５０００オングストロームの厚さ
のアルミ層５が積層され、更に、ゲート電極及びドレイ
ン電極のアルミ層５の一部分を除いて、これらの上面に
は約４０００オングストロームの厚さのＰＳＧガラス層
６が積層されている。ゲート電極となるアルミ層５とＰ
ＳＧガラス層６の上面には、フォトダイオードＰＤを構
成するための、約２０００オングストロームの厚さのｐ
型アモルファスシリコン（ｐ+ −ａ−Ｓｉ；Ｈ）層７
と、約２μｍの厚さのｉ型アモルファスシリコン（ｉ−
ａ−Ｓｉ；Ｈ）層８と、約４００オングストロームの厚
さのｎ+ 型アモルファスシリコン（ｎ+ −ａ−ＳｉＣ）
層９が順次に積層されている。更に、ｎ型アモルファス
シリコン９の上面には、約１５００オングストロームの
厚さのＩＴＯ（透明電極）層１０が積層されている。そ
して、ＩＴＯ層１０の一端とドレイン電極用のアルミ層
５を接続すると共に選択線を形成する約７０００オング
ストロームの厚さのアルミ層１１が形成されている。
膜層の上面には、ＦＥＴ Ｔa のゲート電極とドレイン
電極及びソース電極、及び該ソース電極に接続する出力
線を形成するための約５０００オングストロームの厚さ
のアルミ層５が積層され、更に、ゲート電極及びドレイ
ン電極のアルミ層５の一部分を除いて、これらの上面に
は約４０００オングストロームの厚さのＰＳＧガラス層
６が積層されている。ゲート電極となるアルミ層５とＰ
ＳＧガラス層６の上面には、フォトダイオードＰＤを構
成するための、約２０００オングストロームの厚さのｐ
型アモルファスシリコン（ｐ+ −ａ−Ｓｉ；Ｈ）層７
と、約２μｍの厚さのｉ型アモルファスシリコン（ｉ−
ａ−Ｓｉ；Ｈ）層８と、約４００オングストロームの厚
さのｎ+ 型アモルファスシリコン（ｎ+ −ａ−ＳｉＣ）
層９が順次に積層されている。更に、ｎ型アモルファス
シリコン９の上面には、約１５００オングストロームの
厚さのＩＴＯ（透明電極）層１０が積層されている。そ
して、ＩＴＯ層１０の一端とドレイン電極用のアルミ層
５を接続すると共に選択線を形成する約７０００オング
ストロームの厚さのアルミ層１１が形成されている。
【００１９】尚、ＮチャンネルＦＥＴ Ｔa は、エンハ
ンスメント型のＭＯＳＦＥＴであり、したがって、しき
い値ＶT が、ＶT ＞０の関係に設定されている。但し、
この実施例では、ｐ+ イオンドーピング層４によって、
しきい値ＶT が５．５Ｖ〜５．６Ｖに設定されている。
ンスメント型のＭＯＳＦＥＴであり、したがって、しき
い値ＶT が、ＶT ＞０の関係に設定されている。但し、
この実施例では、ｐ+ イオンドーピング層４によって、
しきい値ＶT が５．５Ｖ〜５．６Ｖに設定されている。
【００２０】又、図３の平面図に示すように、出力線用
のアルミ層５と選択線用のアルミ層１１は、互いに非接
触で直交するように形成され、更に、ＦＥＴ Ｔa のド
レインとソースを実現するためのｎ+ 拡散層３a と３b
と、ゲートチャネルを実現するｐ+ イオンドーピング層
４と、ゲート電極は、コ字状に形成されている。そし
て、このＦＥＴ Ｔa の上面の領域内（図２の一点鎖線
で示す領域内）に、前記のフォトダイオードＰＤ等を実
現するための各種層が積層されている。ＦＥＴＴa をこ
のようなコ字状に形成した結果、限られた領域内で、ゲ
ートチャネル長Ｌに対するチャネル幅Ｗの比（Ｗ／Ｌ）
を大きくすることができ、大電流利得が得られる。又、
層９にワイドバンドギャップのｎ+ 型アモルファスシリ
コン（ｎ+ −ａ−ＳｉＣ）を使用したので、短波長帯域
の受光感度の向上が図られている。
のアルミ層５と選択線用のアルミ層１１は、互いに非接
触で直交するように形成され、更に、ＦＥＴ Ｔa のド
レインとソースを実現するためのｎ+ 拡散層３a と３b
と、ゲートチャネルを実現するｐ+ イオンドーピング層
４と、ゲート電極は、コ字状に形成されている。そし
て、このＦＥＴ Ｔa の上面の領域内（図２の一点鎖線
で示す領域内）に、前記のフォトダイオードＰＤ等を実
現するための各種層が積層されている。ＦＥＴＴa をこ
のようなコ字状に形成した結果、限られた領域内で、ゲ
ートチャネル長Ｌに対するチャネル幅Ｗの比（Ｗ／Ｌ）
を大きくすることができ、大電流利得が得られる。又、
層９にワイドバンドギャップのｎ+ 型アモルファスシリ
コン（ｎ+ −ａ−ＳｉＣ）を使用したので、短波長帯域
の受光感度の向上が図られている。
【００２１】次に、図２に示す残像積分固体撮像デバイ
スの構成を述べると、垂直走査回路２００が選択線Ｙ1
〜ＹN に対して選択信号φy1〜φyNを所定の水平走査期
間（１Ｈ）毎に出力する。水平走査回路１００は、各水
平走査期間内において、スイッチング用のＦＥＴ Ｔ1
〜ＴM を点順次走査のタイミングに同期して順次にオン
・オフ動作させることにより、出力線Ｘ1 〜ＸM に発生
する信号をプリアンプ３００を介して出力端子Ｑへ出力
させる。
スの構成を述べると、垂直走査回路２００が選択線Ｙ1
〜ＹN に対して選択信号φy1〜φyNを所定の水平走査期
間（１Ｈ）毎に出力する。水平走査回路１００は、各水
平走査期間内において、スイッチング用のＦＥＴ Ｔ1
〜ＴM を点順次走査のタイミングに同期して順次にオン
・オフ動作させることにより、出力線Ｘ1 〜ＸM に発生
する信号をプリアンプ３００を介して出力端子Ｑへ出力
させる。
【００２２】次に、図１〜図４に示す画素セルの動作及
び残像積分固体撮像デバイスの動作を図５〜図８に基い
て説明する。
び残像積分固体撮像デバイスの動作を図５〜図８に基い
て説明する。
【００２３】水平走査回路１００は、図５に示すよう
に、各水平走査期間（１Ｈ）毎に点順次走査のタイミン
グに同期した走査信号φX1〜φXMを出力し、各出力線Ｘ
1 〜ＸM に対応して接続されたスイッチング用のＦＥＴ
ＴX1〜ＴXMを順次にオン・オフのスイッチング動作を
行わせる。一方、垂直走査回路２００は、選択線Ｙ1 〜
ＹN に対して、選択信号φy1〜φyNを水平走査期間（１
Ｈ）に同期して順次に供給し、１フレーム周期（１Ｆ）
毎に同じ動作を繰り返す。
に、各水平走査期間（１Ｈ）毎に点順次走査のタイミン
グに同期した走査信号φX1〜φXMを出力し、各出力線Ｘ
1 〜ＸM に対応して接続されたスイッチング用のＦＥＴ
ＴX1〜ＴXMを順次にオン・オフのスイッチング動作を
行わせる。一方、垂直走査回路２００は、選択線Ｙ1 〜
ＹN に対して、選択信号φy1〜φyNを水平走査期間（１
Ｈ）に同期して順次に供給し、１フレーム周期（１Ｆ）
毎に同じ動作を繰り返す。
【００２４】夫々の選択信号φy1〜φyNは、１水平走査
期間（１Ｈ）ずつ位相がずれており、１水平走査期間
（１Ｈ）に相当するサンプリング期間τS において電圧
ＶS となり、次のリセット期間τR において電圧ＶR と
なり、リセット期間τR の終了時点からサンプリング期
間τS までの間の蓄積期間τI では電圧ＶI となり、フ
レーム周期（１Ｆ）毎に繰り返すパルス波形である。
期間（１Ｈ）ずつ位相がずれており、１水平走査期間
（１Ｈ）に相当するサンプリング期間τS において電圧
ＶS となり、次のリセット期間τR において電圧ＶR と
なり、リセット期間τR の終了時点からサンプリング期
間τS までの間の蓄積期間τI では電圧ＶI となり、フ
レーム周期（１Ｆ）毎に繰り返すパルス波形である。
【００２５】更に、図８に等価的に示すフォトダイオー
ドＰＤの接合容量ＣPD及びビルトイン電圧ＶPDと、ＦＥ
Ｔ Ｔa の空乏状態のゲート容量ＣGD及び反転状態のゲ
ート容量ＣGRと、ＦＥＴ Ｔa のゲート容量ＣGDに蓄積
される最大電荷量ＱMAX 、ＦＥＴ Ｔa のしきい値電圧
ＶT に基いて、次式（１）〜（３）を満足するように各
電圧ＶS ，ＶR ，ＶI が設定されている。
ドＰＤの接合容量ＣPD及びビルトイン電圧ＶPDと、ＦＥ
Ｔ Ｔa の空乏状態のゲート容量ＣGD及び反転状態のゲ
ート容量ＣGRと、ＦＥＴ Ｔa のゲート容量ＣGDに蓄積
される最大電荷量ＱMAX 、ＦＥＴ Ｔa のしきい値電圧
ＶT に基いて、次式（１）〜（３）を満足するように各
電圧ＶS ，ＶR ，ＶI が設定されている。
【００２６】
【数１】
【００２７】上記関係式（１）によると、サンプリング
期間τS において電圧ＶS が供給されるときのＦＥＴ
Ｔa のゲート電位ＶG は、ＶG ＞ＶT となるので、ＦＥ
ＴＴa がオン状態となる。
期間τS において電圧ＶS が供給されるときのＦＥＴ
Ｔa のゲート電位ＶG は、ＶG ＞ＶT となるので、ＦＥ
ＴＴa がオン状態となる。
【００２８】上記式（２）及び（３）によると、リセッ
ト期間τR 及び蓄積期間τI 内において電圧ＶR ，ＶI
が供給されるときは、ＦＥＴ Ｔa のゲート電位Ｖ
G は、ＶG ＜ＶT となるので、ＦＥＴ Ｔa がオフ状態
となる。
ト期間τR 及び蓄積期間τI 内において電圧ＶR ，ＶI
が供給されるときは、ＦＥＴ Ｔa のゲート電位Ｖ
G は、ＶG ＜ＶT となるので、ＦＥＴ Ｔa がオフ状態
となる。
【００２９】したがって、リセット期間τR に、電圧Ｖ
R によってＦＥＴ Ｔa のドレイン及びフォトダイオー
ドＰＤのカソード電位が下がるときは、フォトダイオー
ドＰＤ及びＦＥＴ Ｔa に掛かる不要電荷が選択線側へ
掃き出されると共に、ＦＥＴＴa がオフとなるので、画
素と出力線との間は遮断状態となる。
R によってＦＥＴ Ｔa のドレイン及びフォトダイオー
ドＰＤのカソード電位が下がるときは、フォトダイオー
ドＰＤ及びＦＥＴ Ｔa に掛かる不要電荷が選択線側へ
掃き出されると共に、ＦＥＴＴa がオフとなるので、画
素と出力線との間は遮断状態となる。
【００３０】更に、蓄積期間τI に、電圧ＶI がＦＥＴ
Ｔa のドレイン及びフォトダイオードＰＤのカソード
に供給されるときは、フォトダイオードＰＤが受光によ
り光電荷を蓄積すると共に、たとえ蓄積電荷が増加して
もＱMAX 以下に設定されているので、ゲート電位ＶG は
必ずＶG ＜ＶT となることから、ＦＥＴ Ｔa がオフと
なり、画素と出力線との間は遮断状態となる。
Ｔa のドレイン及びフォトダイオードＰＤのカソード
に供給されるときは、フォトダイオードＰＤが受光によ
り光電荷を蓄積すると共に、たとえ蓄積電荷が増加して
もＱMAX 以下に設定されているので、ゲート電位ＶG は
必ずＶG ＜ＶT となることから、ＦＥＴ Ｔa がオフと
なり、画素と出力線との間は遮断状態となる。
【００３１】そして、サンプリング期間τS に、電圧Ｖ
S によってＦＥＴ Ｔa のドレイン及びフォトダイオー
ドＰＤのカソード電位が上げられるときは、ＶG ＞ＶT
の関係となるので、ＦＥＴ Ｔa がオン状態となると共
に増幅動作を行い、更に、サンプリング期間τS には、
図５に示す走査信号φX1〜φXMに同期してＦＥＴ ＴX1
〜ＴXMがスイッチング動作するので、蓄積期間τI 中に
蓄積された電荷に基くゲート電圧ＶG によって、増幅さ
れたドレイン電流ＩD が出力線Ｘ1 〜ＸM 及びＦＥＴ
ＴX1〜ＴXMを介して流れ、出力端子Ｑからは画素毎の画
素信号が時系列的に得られることとなる。
S によってＦＥＴ Ｔa のドレイン及びフォトダイオー
ドＰＤのカソード電位が上げられるときは、ＶG ＞ＶT
の関係となるので、ＦＥＴ Ｔa がオン状態となると共
に増幅動作を行い、更に、サンプリング期間τS には、
図５に示す走査信号φX1〜φXMに同期してＦＥＴ ＴX1
〜ＴXMがスイッチング動作するので、蓄積期間τI 中に
蓄積された電荷に基くゲート電圧ＶG によって、増幅さ
れたドレイン電流ＩD が出力線Ｘ1 〜ＸM 及びＦＥＴ
ＴX1〜ＴXMを介して流れ、出力端子Ｑからは画素毎の画
素信号が時系列的に得られることとなる。
【００３２】更に、図６及び図７に基いてこの画素セル
の動作を詳細に説明する。尚、ある１つの画素Ａ（ｉ，
ｊ）を代表して示すものとする。
の動作を詳細に説明する。尚、ある１つの画素Ａ（ｉ，
ｊ）を代表して示すものとする。
【００３３】まず、リセット期間τR に選択信号φyiが
電圧ＶR になると、フォトダイオードＰＤが順バイアス
となるので、画素中に蓄積されていた電荷が選択線Ｙj
を介して掃き出される。したがって、図６に示すよう
に、リセット期間τR の直後に、ＦＥＴ Ｔa のゲート
電圧ＶG はＶGRO となる。又、ＶI ＜ＶT の関係にある
のでＦＥＴ Ｔa はオフとなる。
電圧ＶR になると、フォトダイオードＰＤが順バイアス
となるので、画素中に蓄積されていた電荷が選択線Ｙj
を介して掃き出される。したがって、図６に示すよう
に、リセット期間τR の直後に、ＦＥＴ Ｔa のゲート
電圧ＶG はＶGRO となる。又、ＶI ＜ＶT の関係にある
のでＦＥＴ Ｔa はオフとなる。
【００３４】次に、蓄積期間τI において選択信号φyi
が電圧ＶI になると、ＶI ＜ＶT の関係にあるのでＦＥ
Ｔ Ｔa はオフとなる。そして、フォトダイオードＰＤ
が受光することによって光電荷を蓄積するので、その蓄
積電荷に応じてＦＥＴ Ｔaのゲート電圧ＶG が次第に
上昇していく。但し、前述したように、蓄積期間τI内
では常にＶG ＜ＶT の関係となるようにＦＥＴ Ｔa の
しきい値電圧ＶT が設定されているので、ＦＥＴ Ｔa
はオフ状態のままとなり、フォトダイオードＰＤによる
電荷蓄積が継続される。
が電圧ＶI になると、ＶI ＜ＶT の関係にあるのでＦＥ
Ｔ Ｔa はオフとなる。そして、フォトダイオードＰＤ
が受光することによって光電荷を蓄積するので、その蓄
積電荷に応じてＦＥＴ Ｔaのゲート電圧ＶG が次第に
上昇していく。但し、前述したように、蓄積期間τI内
では常にＶG ＜ＶT の関係となるようにＦＥＴ Ｔa の
しきい値電圧ＶT が設定されているので、ＦＥＴ Ｔa
はオフ状態のままとなり、フォトダイオードＰＤによる
電荷蓄積が継続される。
【００３５】次に、サンプリング期間τS において、選
択信号φyiが電圧ＶS になると、フォトダイオードＰＤ
は逆バイアスされて蓄積フォトダイオードとして動作す
る。したがって、ＦＥＴ Ｔa のゲート電圧ＶG は、蓄
積電荷ＱP に相当する電圧ＶP （ＶP ＝ＶGI−ＶGRO ）
と電圧ＶS との和ＶGS（＝ＶP ＋ＶS ）になり、更に、
しきい値電圧ＶT より高い電圧となるので、ＦＥＴ Ｔ
a はオン状態となる。この結果、ＦＥＴ Ｔa は、電圧
ＶGSに対応して増幅したドレイン電流ＩD を出力線Ｘi
に出力する。
択信号φyiが電圧ＶS になると、フォトダイオードＰＤ
は逆バイアスされて蓄積フォトダイオードとして動作す
る。したがって、ＦＥＴ Ｔa のゲート電圧ＶG は、蓄
積電荷ＱP に相当する電圧ＶP （ＶP ＝ＶGI−ＶGRO ）
と電圧ＶS との和ＶGS（＝ＶP ＋ＶS ）になり、更に、
しきい値電圧ＶT より高い電圧となるので、ＦＥＴ Ｔ
a はオン状態となる。この結果、ＦＥＴ Ｔa は、電圧
ＶGSに対応して増幅したドレイン電流ＩD を出力線Ｘi
に出力する。
【００３６】ここで、図７に基いて、蓄積電荷に対応し
たドレイン電流ＩD が得られることを説明する。尚、図
７は、サンプリング期間τS におけるＦＥＴ Ｔa のゲ
ート電圧ＶG とドレイン電圧（ドレイン電圧は電圧ＶS
と等しい）に対するドレイン電流ＩD の関係を示し、図
７の左図は、ＦＥＴ Ｔa のドレイン電圧に対するドレ
イン電流ＩD の関係を示す特性図であり、ゲート電圧Ｖ
G をパラメータとして示してある。又、図７の右図は、
サンプリング期間τS でのゲート電圧ＶG を示してあ
る。
たドレイン電流ＩD が得られることを説明する。尚、図
７は、サンプリング期間τS におけるＦＥＴ Ｔa のゲ
ート電圧ＶG とドレイン電圧（ドレイン電圧は電圧ＶS
と等しい）に対するドレイン電流ＩD の関係を示し、図
７の左図は、ＦＥＴ Ｔa のドレイン電圧に対するドレ
イン電流ＩD の関係を示す特性図であり、ゲート電圧Ｖ
G をパラメータとして示してある。又、図７の右図は、
サンプリング期間τS でのゲート電圧ＶG を示してあ
る。
【００３７】蓄積期間τI で蓄積された電荷に対応する
ゲート電圧ＶG がＶGSとなる場合には、ＦＥＴ Ｔa の
ドレイン電圧がＶS であるから、左図のＶG ＝ＶGSの特
性曲線からドレイン電流ＩDGS が得られることとなる。
ゲート電圧ＶG がＶGSとなる場合には、ＦＥＴ Ｔa の
ドレイン電圧がＶS であるから、左図のＶG ＝ＶGSの特
性曲線からドレイン電流ＩDGS が得られることとなる。
【００３８】又、蓄積期間τI において、フォトダイオ
ードＰＤに光が入射しない場合に、サンプリング期間τ
S におけるＦＥＴ Ｔa のゲート電圧ＶG がＶGSL とな
るとすると、左図のＶG ＝ＶGSL の特性曲線から、暗状
態を示すドレイン電流ＩDGSLが得られることとなる。
ードＰＤに光が入射しない場合に、サンプリング期間τ
S におけるＦＥＴ Ｔa のゲート電圧ＶG がＶGSL とな
るとすると、左図のＶG ＝ＶGSL の特性曲線から、暗状
態を示すドレイン電流ＩDGSLが得られることとなる。
【００３９】したがって、ドレイン電流の差ＩDGS −Ｉ
DGSLを求めることによって、フォトダイオードＰＤの受
光量を求めることができる。
DGSLを求めることによって、フォトダイオードＰＤの受
光量を求めることができる。
【００４０】このように、この実施例によれば、制御線
に印加する制御信号のみの制御によって、増幅用のＦＥ
Ｔをスイッチング素子と増幅用素子として動作させるこ
とができるので、制御線と出力線を配線するだけで済
み、構造の簡素化を図ることが可能となった。そして、
この簡素化に伴って半導体チップ内の配線の面積占有率
を低下させることができることから、フォトダイオード
ＰＤの開口面積を拡大して受光感度の向上を図ることが
できると同時に、増幅用ＦＥＴの大型化が可能となるこ
とによって増幅率の向上を図ることができる。又、配線
数が低減することによって、配線間でのクロストーク
や、スパイクノイズの飛込みも低減することができる。
更に、図１〜図４に示したように、各画素が簡素な構造
であることから製造工程が減少して歩留りの向上が図れ
る。このように、多くの利点を有することから、優れた
残像積分固体撮像デバイスを提供することができる。
に印加する制御信号のみの制御によって、増幅用のＦＥ
Ｔをスイッチング素子と増幅用素子として動作させるこ
とができるので、制御線と出力線を配線するだけで済
み、構造の簡素化を図ることが可能となった。そして、
この簡素化に伴って半導体チップ内の配線の面積占有率
を低下させることができることから、フォトダイオード
ＰＤの開口面積を拡大して受光感度の向上を図ることが
できると同時に、増幅用ＦＥＴの大型化が可能となるこ
とによって増幅率の向上を図ることができる。又、配線
数が低減することによって、配線間でのクロストーク
や、スパイクノイズの飛込みも低減することができる。
更に、図１〜図４に示したように、各画素が簡素な構造
であることから製造工程が減少して歩留りの向上が図れ
る。このように、多くの利点を有することから、優れた
残像積分固体撮像デバイスを提供することができる。
【００４１】尚、この実施例では、増幅用ＦＥＴにＮチ
ャネルＭＯＳＦＥＴを適用した場合を示したが、Ｐチャ
ネルＭＯＳＦＥＴを適用することも可能である。即ち、
ＰチャネルＭＯＳＦＥＴを適用する場合には、各画素を
図９に示す等価回路の構成にし、選択線に供給する選択
信号は、図１０に示すように、図５及び図６に示した選
択信号とは逆位相の信号を適用する。又、図４に示した
画素構造における各半導体の種類をｐ形をｎ形、ｎ形を
ｐ形に変更する。更に、フォトダイオードＰＤの接合容
量ＣPD及びビルトイン電圧ＶPDと、ＦＥＴ Ｔa の空乏
状態のゲート容量ＣGD及び反転状態のゲート容量Ｃ
GRと、ＦＥＴ Ｔa のゲート容量ＣGDに蓄積される最大
電荷量ＱMAX 、ＦＥＴ Ｔa のしきい値電圧ＶT に基い
て、次式（４）〜（６）を満足するように各電圧ＶS ，
ＶR ，ＶI を設定すると共に、ＦＥＴＴa のしきい値電
圧をＶT ＜０に設定することにより実現することができ
る。
ャネルＭＯＳＦＥＴを適用した場合を示したが、Ｐチャ
ネルＭＯＳＦＥＴを適用することも可能である。即ち、
ＰチャネルＭＯＳＦＥＴを適用する場合には、各画素を
図９に示す等価回路の構成にし、選択線に供給する選択
信号は、図１０に示すように、図５及び図６に示した選
択信号とは逆位相の信号を適用する。又、図４に示した
画素構造における各半導体の種類をｐ形をｎ形、ｎ形を
ｐ形に変更する。更に、フォトダイオードＰＤの接合容
量ＣPD及びビルトイン電圧ＶPDと、ＦＥＴ Ｔa の空乏
状態のゲート容量ＣGD及び反転状態のゲート容量Ｃ
GRと、ＦＥＴ Ｔa のゲート容量ＣGDに蓄積される最大
電荷量ＱMAX 、ＦＥＴ Ｔa のしきい値電圧ＶT に基い
て、次式（４）〜（６）を満足するように各電圧ＶS ，
ＶR ，ＶI を設定すると共に、ＦＥＴＴa のしきい値電
圧をＶT ＜０に設定することにより実現することができ
る。
【００４２】
【数２】
【００４３】又、これらの実施例では、２次元イメージ
センサとしての残像積分固体撮像デバイスを説明した
が、本発明はこれに限定されるものではなく、単一の画
素を適用する光検出センサとしての残像積分固体撮像デ
バイスや、複数の画素を一列に配列するリニアイメージ
センサとしての残像積分固体撮像デバイス等にも適用す
ることができる。即ち、本発明は、画素の構造及びそれ
を駆動制御する手段に特徴があり、画素配列を変形した
残像積分固体撮像デバイスは全て本発明に含まれる。
センサとしての残像積分固体撮像デバイスを説明した
が、本発明はこれに限定されるものではなく、単一の画
素を適用する光検出センサとしての残像積分固体撮像デ
バイスや、複数の画素を一列に配列するリニアイメージ
センサとしての残像積分固体撮像デバイス等にも適用す
ることができる。即ち、本発明は、画素の構造及びそれ
を駆動制御する手段に特徴があり、画素配列を変形した
残像積分固体撮像デバイスは全て本発明に含まれる。
【００４４】
【発明の効果】以上説明したように本発明によれば、各
画素を受光用のフォトダイオードと増幅用の電界効果ト
ランジスタで構成し、選択線に所定波形の選択信号を供
給することによって電界効果トランジスタにスイッチン
グ動作させることで、リセット動作と蓄積動作及びサン
プリング動作の切換えを行うようにしたので、極めて簡
素な構造の画素を実現することができると共に、配線数
を大幅に低減することができる。この結果、半導体チッ
プ内の配線の面積占有率を低下させることができること
から、フォトダイオードの開口面積を拡大して受光感度
の向上を図ることができると同時に、増幅用の電界効果
トランジスタの大型化が可能となることによって増幅率
の向上を図ることができ、又、配線数が低減することに
よって、配線間でのクロストークや、スパイクノイズの
飛込みも低減することができ、更に、各画素が簡素な構
造であることから製造工程が減少して歩留りの向上が図
れる等の優れた効果が得られる。
画素を受光用のフォトダイオードと増幅用の電界効果ト
ランジスタで構成し、選択線に所定波形の選択信号を供
給することによって電界効果トランジスタにスイッチン
グ動作させることで、リセット動作と蓄積動作及びサン
プリング動作の切換えを行うようにしたので、極めて簡
素な構造の画素を実現することができると共に、配線数
を大幅に低減することができる。この結果、半導体チッ
プ内の配線の面積占有率を低下させることができること
から、フォトダイオードの開口面積を拡大して受光感度
の向上を図ることができると同時に、増幅用の電界効果
トランジスタの大型化が可能となることによって増幅率
の向上を図ることができ、又、配線数が低減することに
よって、配線間でのクロストークや、スパイクノイズの
飛込みも低減することができ、更に、各画素が簡素な構
造であることから製造工程が減少して歩留りの向上が図
れる等の優れた効果が得られる。
【図１】一実施例の画素の構成を示す等価回路図であ
る。
る。
【図２】残像積分固体撮像デバイスの全体構成を示すブ
ロック図である。
ロック図である。
【図３】図１の画素の構造を示す平面図である。
【図４】図１の画素の縦断面構造を示すための、図３の
Ａ−Ａ線における縦縦断面図である。
Ａ−Ａ線における縦縦断面図である。
【図５】一実施例の撮像動作を説明するためのタイミン
グチャートである。
グチャートである。
【図６】更に撮像動作を説明するためのタイミングチャ
ートである。
ートである。
【図７】撮像原理を説明するための説明図である。
【図８】図１の画素を更に詳細に示した等価回路図であ
る。
る。
【図９】他の実施例における画素の構成を示す等価回路
図である。
図である。
【図１０】他の実施例で適用される選択信号の波形図で
ある。
ある。
【図１１】従来の内部増幅型固体撮像デバイスの全体構
成を示すブロック図である。
成を示すブロック図である。
【図１２】従来の内部増幅型固体撮像デバイスで適用さ
れる画素の構成を示す等価回路図である。
れる画素の構成を示す等価回路図である。
【図１３】従来の内部増幅型固体撮像デバイスで走査読
出しに使用される制御信号のタイミングチャートであ
る。
出しに使用される制御信号のタイミングチャートであ
る。
【図１４】従来の残像積分固体撮像デバイスに適用され
る画素の構成を示す等価回路図である。
る画素の構成を示す等価回路図である。
【図１５】従来の残像積分固体撮像デバイスで走査読出
しに使用される制御信号のタイミングチャートである。
しに使用される制御信号のタイミングチャートである。
ＰＤ…フォトダイオード、Ｔa …増幅用ＦＥＴ、Ｘ1 〜
Ｘi 〜ＸM …出力線、Ｙ1 〜Ｙj 〜ＹN …選択線、Ｔx1
〜ＴxM…スイッチング用ＦＥＴ、Ａ（ｉ，ｊ）…ｉ行ｊ
列に配置された画素セル、１…シリコン基板、２…フィ
ールド酸化膜、３a ，３b …ｎ+ 拡散層、４…ｐ+ ドー
ピング層、５…アルミ層、６…ＰＳＧガラス層、７…ｐ
型アモルファスシリコン層、８…ｉ型アモルファスシリ
コン層、９…ｎ+ 型アモルファスシリコン層、１０…Ｉ
ＴＯ層、１００…水平走査回路、２００…垂直走査回
路、３００…プリアンプ、Ｑ…出力端子。
Ｘi 〜ＸM …出力線、Ｙ1 〜Ｙj 〜ＹN …選択線、Ｔx1
〜ＴxM…スイッチング用ＦＥＴ、Ａ（ｉ，ｊ）…ｉ行ｊ
列に配置された画素セル、１…シリコン基板、２…フィ
ールド酸化膜、３a ，３b …ｎ+ 拡散層、４…ｐ+ ドー
ピング層、５…アルミ層、６…ＰＳＧガラス層、７…ｐ
型アモルファスシリコン層、８…ｉ型アモルファスシリ
コン層、９…ｎ+ 型アモルファスシリコン層、１０…Ｉ
ＴＯ層、１００…水平走査回路、２００…垂直走査回
路、３００…プリアンプ、Ｑ…出力端子。
Claims (4)
- 【請求項１】 選択線にカソードが接続する受光用のフ
ォトダイオードと、 ゲートが該フォトダイオードのアノードに、ドレインが
該選択線に、ソースが出力線に夫々接続する増幅用の電
界効果トランジスタとから成る画素と、 リセット期間（τR ）では該電界効果トランジスタをオ
フに設定すると同時にフォトダイオードを順バイアスに
設定する第１の電圧（ＶR ）、蓄積期間（τI）では該
電界効果トランジスタをオフに設定すると同時にフォト
ダイオードを逆バイアスに設定する第２の電圧
（ＶI ）、サンプリング期間（τS ）では該電界効果ト
ランジスタをオンに設定すると同時にフォトダイオード
を逆バイアスに設定する第３の電圧（ＶS ）となる選択
信号を上記選択線に供給する手段を具備することを特徴
とする残像積分固体撮像デバイス。 - 【請求項２】 前記電界効果トランジスタは、Ｎチャン
ネルのＭＯＳ型電界効果トランジスタであることを特徴
とする請求項１の残像積分固体撮像デバイス。 - 【請求項３】 前記電界効果トランジスタは、Ｐチャン
ネルのＭＯＳ型電界効果トランジスタであることを特徴
とする請求項１の残像積分固体撮像デバイス。 - 【請求項４】 前記蓄積期間（τI ）において、前記フ
ォトダイオードが受光により発生する電荷によっては、
前記電界効果トランジスタが常にオフ状態となるよう
に、該電界効果トランジスタのしきい値電圧（ＶT ）が
設定されていることを特徴とする請求項１の残像積分固
体撮像デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074287A JPH05276442A (ja) | 1992-03-30 | 1992-03-30 | 残像積分固体撮像デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074287A JPH05276442A (ja) | 1992-03-30 | 1992-03-30 | 残像積分固体撮像デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276442A true JPH05276442A (ja) | 1993-10-22 |
Family
ID=13542765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074287A Pending JPH05276442A (ja) | 1992-03-30 | 1992-03-30 | 残像積分固体撮像デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276442A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158335A (ja) * | 2005-11-30 | 2007-06-21 | General Electric Co <Ge> | イメージャ・パネル等用の薄膜トランジスタ及びダイオード・アレイ |
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| US8139055B2 (en) | 2006-06-12 | 2012-03-20 | Sharp Kabushiki Kaisha | Combined image sensor and display device |
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| US8372713B2 (en) | 2008-01-29 | 2013-02-12 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| JP5350795B2 (ja) * | 2007-09-12 | 2013-11-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 固体撮像素子 |
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| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
-
1992
- 1992-03-30 JP JP4074287A patent/JPH05276442A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9245889B2 (en) | 2011-12-19 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9362353B2 (en) | 2011-12-19 | 2016-06-07 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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| US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
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